未來展望

因應生醫訊號量測常需要長時間的觀測與紀錄，可攜式與低功率消耗設計是 目前電路或系統設計所朝的方向。對於三角積分調變部分，未來透過更深入探討 類比電路設計時的各種考量，以期望能降低訊號頻寬內的雜訊，進而提高三角積

分調變器之 SNR 及解析度，且希望能朝向低電壓的設計，以進一步降低功率消

耗，並結後端數位降頻濾波器，整合類比與數位電路，真正實現一個完整的三角 積分類比數位轉換器之混合訊號晶片，有助於生醫晶片系統整合。

在驗證整個系統之可行性後，期望能和前端感測器及前置放大濾波器整合，

以完成生醫感測系統晶片，並將數位輸出訊號交由電腦分析，或是利用數位無線 通訊系統傳輸，完成無線生醫感測系統，希望能對生醫工程領堿有所貢獻。

參考文獻

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附錄

A DRC Verification

Whole chip DRC

圖A : 全系統電路佈局之 DRC 驗證

(DRC Error 為 TSMC I/O Cell 內部上錯誤，如 Table A 所示，為可忽略的錯。)

Table A、TSMC ESD PAD 使用說明書 (可允許 DRC 錯誤說明)

B LVS Verification

Whole chip LVS

圖 B : 全系統電路佈局之 LVS 驗證 (LVS 驗證無誤)

C Tapeout Review Form

Tapeout review form 的用意在提醒設計者在設計、模擬、佈局、佈局驗證及 tapeout 時具備 設計理念及了解應注意事項,希望能藉此提昇晶片設計的成功率及達到完整的學習效果。因此,請 指導教授及設計者確實檢查該晶片設計過程是否已注意本表格之要求,並在填寫確定後簽名,若 審查時發現設計內容與 Tapeout Review Form 之填寫不符,很可能遭取消該晶片下線製作資格。

可參考本表後所附範例確實填寫。

1 電路概述

1-1. 電路名稱: 應用於生醫訊號之可重組三角積分調變器設計 1-2. 製程名稱: TSMC .35 2P4M

1-3. 工作電壓: 3V 1-4. 工作頻率: 2MegaHz (Max)

1-5. 功率消耗: 1.7mW 1-6. 是否使用CIC 提供之 ARM CPU IP？

使用 CPU 之種類為何？(ARM7TDMI or ARM926EJ) 1-7. 此電路架構於貴實驗室是否第一次設計?是(接 2-1) 是 否(接 1-6-1)

1-7-1. 此電路之前不 work 或 performance 不好的原因為何?

1-7-2. 對之前的錯誤作何種修改?

2 電路模擬考量

2-1 . 已用 SS,SF,TT,FS,FF 中哪些不同狀態之 spice model 模擬? 是

2-2 . 已模擬過電壓變動+/-10%中哪些情況對電路工作之影響? 2.7V 和 3.3V 都已模擬過 2-3 . 如何考量溫度變異之影響? 設不同溫度來模擬

2-4 . 如何考量電阻、電容製程變異之影響? 代入變異最大最小值作模擬 2-5 . 模擬時是否加入 IO PAD、Bonding wire 的效應及考量測試儀器之負載等影響? 是 .

是否作 LPE 及 post layout simulation?__是__使用的軟體為____laker & calibre & hspice

3 Power Line 佈局考量

3-1. Power Line 畫多寬? 4.6um

3-2. 是否考量 power line current density? 是 3-3. 是否考量 Metal Line 之寄生電阻、電容? 是

4 DRC,LVS

4-1. 是否有作 whole chip 的 DRC 及 LVS?__是__________

4-2. 除了 PAD 上 DRC 的錯誤之外,內部電路及與 PAD 連接的線路是否有錯?_是_錯誤原 因為何?__ Offgrid 、 NW.W2、NW.S1、CB.E5、CB.E7、CB.E9 均發生在 PAD 上 且均為可忽略的錯 _

4-3. 在作 LVS 的過程中,PIN 腳及元件是否 match?__是___ 不 match 的原因為 何?____________________________________________

4-4. 檢查 PAD 與 PAD 間是否有移位、短路或斷路的現象?__否_______________

5 類比-混合訊號電路佈局考量(類比-混合訊號電路設計者填寫)

5-1 佈局對稱性及一致性考量

5-1-1 OP(Comparator) Input Stage 是否對稱? 是 5-1-2 OP(Comparator) Input Stage 是否對稱? 是 5-1-3 佈局中對稱元件是否使用 dummy cell 技巧? 是 5-1-4 對稱電容是否採用同心圓佈局? 是

5-1-5 對稱單位電容四周是否切成 45 度斜角? 是

5-1-6 對稱電容的單位面積是否一致? 是

單位電容面積多大? 11.1 um x 11.1 um 單位電容值多大? 0.05 pF

5-1-7 電阻採用哪一材質製作?__ N+ Diffusion _________

單位電阻值多大? 1K

6-1 請簡述所進行之後製程：_________________________________________

6-2 後製程操作地點：_______________________________________________

6-3 下線者目前是否有操作該製程設備之合法授權?___________若目前無操作該製程設 備之合法授權，是否可在晶片取回前得到合法授權?_____

6-4 下線者是否有使用該製程設備之經驗?______

6-5 是否有該後製程之製程參數（壓力、溫度、流量、……）?__________

6-6 之前是否有成功實現過該後製程?_____________

6-7 Layout 違反 design rule 的部分是否會影響微結構本身或元件操作？___

6-8 Layout 之蝕刻孔尺寸是否足以讓結構懸浮?_________________

6-9 元件驅動電壓範圍?_____________________

7 RF Circuit 電路佈局考量 ( RF 操作頻段設計者填寫)：

7-1 電路規格適用何種系統? _____________________

7-2 說明被動元件模型的來源 _____________________

7-3 模擬軟體 (可不只一種)? _____________________

7-4 系統整合chip 裡之各個 block 是否曾下過線且量測符合預期規格 (chip 為系統整合者

NW.S1、CB.E5、CB.E7、CB.E9 等 DRC 錯誤均發生在 TSMC PAD 上，且均為可忽 略的錯。__________________________

________________________________________________________________________

________________________________________________________________________

7-7 LVS 驗證過程中, 電感電容或其他特殊元件的比對是否做過處理, 請說明_是______

_加入 DUMMY CELL 減少製程上的飄移與 shadow 現象

_________________________________________________________________________

_________________________________________________________________________

7-8 量測方式為 on wafer, on PCB or in package? 並說明量測時應該注意事項與量測地點 __ On PCB ，初步先電性分析，之後再與前置放大器整合，實際接收電生理訊號，

看是否有達到功能。

8 PAD Replacement 考量(使用 TSMC I/O PAD 設計者填寫) 8-1 已於申請表勾選申請使用 TSMC I/O PAD

8-2 個人設計的Cell 名稱(cell-name)未與 TSMC 所提供之任一 Pad Cell 名稱相同__是____

8-3 採用Create Instance 方式加入 I/O Pad，未用 Copy 或 Flatten 破壞 Instance 的結構_是 8-4 由IC Core 部份拉線到 Pad 只拉到最邊緣部分，未過於覆蓋 Pad _是___

9 其他考量

9-1 是否考量測試時的輸出量測點? 是

9-2 是否考量電路之可修改性(如用 laser cut 設備) 是

設計者簽名:_______徐靜瑩_________ 指導教授簽名:_ 林進燈________