系統規格訂定

由於各種生醫訊號都有其特定的振幅與頻率範圍，因為我們所設計的晶片是 應用於生醫領堿，處理生醫訊號的轉換，所以必需先確定要處理訊號的種類，才 可 以 依 此 制 定 規 格 。 如 圖 3-14 所 示 ， 常 見 的 生 理 訊 號 如 ： 眼 動 圖 (EOG, electrooculogram) 、 腦 波 圖 (EEG, electroencephalogram) 、 心 電 圖 (ECG, electrocardiogram)、肌電圖(EMG, electromyogram)、軸突動作電位(AAP, axon action potential)等等，這些訊號非常小，從幾個微伏特(Micro-volt)到數百個毫伏 特(Milli-volt)，頻率從接近直位準位到幾 kHz 內[22]。

圖 3-14 : 常見之生理訊號電壓與頻率分佈

我們所設計的晶片是針對眼動圖、腦波圖、心電圖及肌電圖，所以訊號頻寬 設定在 1kHz。依據 3.3 節所探討的各種電路非理想效應，因此在訂定規格時，

要將訊號雜訊比(SNR)略高估一些，而為了能辨識出生醫訊號的微小變化，則需 要足夠的動態範圍(dynamic range)，所以預定要達到的解析度為 10 位元(一階)與 14 位元(二階)。表 4 為我們訂定的系統規格。

表 4 : 三角積分調變器規格 Parameter Specification Technology 0.35um CMOS

Power Supply 3.0V

Sample Frequency 256 kHz

Bandwidth 1 kHz

OSR 128

Mode 1：Two Channel 10-bit A/D Converters

Order 1st

SNR > 60 dB

Reconfigurable Mode 2：One Channel 14-bit A/D Converter

Order 2nd

SNR > 80 dB

4 第四章 可重組三角積分調變器之設計 與模擬

本章節裡，我們將設計實現一個可應用於生醫訊號量測之可重組三角積分調 變器，由兩個一階系統串接，可以重組為高解析度的二階或較低解析度的一階架 構。預計所接受的訊號頻寬為 1kHz，在超取樣倍率 128 倍下，可達到之解析度 在二階為14 位元，而在一階則有 10 位元。

4.1 系統設計

本系統採用兩個分別的一階架構，在訊號輸入端以一控制器(解碼器+開關 電路)做訊號路徑切換，可選擇輸出為兩個一階或是二階的效果，系統方塊如圖 4-1 所示。

Signal

Input Controller

Integrator

Integrator

Integrator1 Integrator2 D/A

D/A

D/A Comparator

Comparator

Comparator

10bit

10bit

14bit

圖 4-1 : 可重組三角積分調器系統方塊圖

以下我們解釋系統如何運作，如圖 4-1 中，藍色區塊表示兩個訊號輸入分別

的一階架構，這時有兩個分別的輸出，解析度為 10bit，而紫色區塊為兩個一階 架構重組而成的一個二階架構，重組過程如圖4-2(a)，重組後得到一個二階架構 如圖4-2(b) ，解析度為 14bit。

Signal

Input Controller

Integrator

D/A Comparator Integrator

D/A

Comparator

(a)

Signal

Input Controller Integrator1 Integrator2

D/A

Comparator 14bit

(b)

圖 4-2 : 可重組三角積分調變器重組流程 (a)重組前 (b)重組後為二階系統

以下各小節將分別介紹每個方塊的電路是如何實現及其模擬結果。

4.2 交換電容式積分器

積分器是在建立三角積分調變器系統中很重要的一塊電路。設計積分器有許 多方法，以架構而言可以分為離散時間型與連續時間型，隨著製程的進步積體電 路的有效元件長度的縮小，電路的積集密度逐漸增加下，積體電路技術已經一日 千里。然而在實際製程技術上，電阻的製造比電容來的困難，受到製程變異的影 響也相對地大，反觀電容卻具有極小的不匹配率。而離散時間型積分器的優點是 可以很準確，適合使用在低頻訊號。因此在積體電路中離散時間型的交換電容 (Switched Capacitor, SC))式電路已相當純熟，所以我們使用交換電容技術來實現 此積分器[7]，由於 SC 電路同時具有取樣與保持(S/H, sample and hold)的功能，

所以不需要額外的電路做S/H，對於高解析度電路的應用是相當的普遍。

4.2.1 不受寄生電容影響積分器

如 圖 4-3 所 示 。 此 為 一 個 與 寄 生 電 容 較 無 關 之 非 反 向 積 分 器 (parasitic-insensitive integrator)，允許應用於高解析度之電路，適合使用於三角積 分調變器，依其動作原理可分為取樣模式與積分模式。在取樣模式(sample mode) 時，

Φ

₁ 接通如圖 4-4(a)所示，此時會儲存電荷

( C

_s

⋅ V

_in

( nT − T ))

於取樣電容

)

(C_s 內。當積分模式(integrator mode)時，

Φ

₁ 關閉

Φ

₂ 接通，如圖 4-4(b)所示，

由於取樣電容二邊接地導致電荷轉移至積分電容(C 內，最後我們可以將積分器_i) 寫成式子：

) 1 ( )

1 ( )

( = − + V n −

C n C

V n

V

_i

i s o

o

(4.1)

圖 4-3 : 不受寄生電容影響之積分器

(a) (b) 圖 4-4 : (a)取樣模式 (b)積分模式

進一步我們可以在積分器內部利用CDS(Correlated Double Sampling)技術，

去消除放大器之偏移電壓(offset voltage)、

f

1 雜訊以及有限放大增益[23]。此技

術廣泛應用於SC 電路中去實現高解析之 S/H(sample and hold)與積分電路。如圖 4-5 所示，在積分器內加入一個適當的C ，當_ds

Φ

₁ 開啟時，去儲存放大器之輸 入誤差，當

Φ

₁ 關閉且

Φ

₂ 開啟時，放大器之輸入誤差將被上半週期儲存於C _ds 之電荷所消除，可用下式表示為：

n n

o

n V Z V

V

²

1

)

( = −

⁻ (4.2)

由上式(4.2)可看出放大器低頻雜訊將經過高通濾波器而被移除，如此便增加 了此積分器的解析度

圖 4-5 : 加入 CDS 技術之積分器

以上我們介紹的為單端積分器，如果我們將積分器接成全雙端架構(Fully differential)，如圖 4-6 所示，將可以達到以下幾點優點[24]：

1. 壓抑了偶數次諧波(even order harmonic distortion)，使得全部諧波失真 (THD)降低。

2. 改善取樣雜訊，增加了元件之解析度。

3. 輸入訊號範圍為單端電路之二倍。

因此在調變器系統中的電路，我們皆選擇以全差動式電路來實現，雖然會增 加晶片製作的面積，及成本，但這些優點使高解析度得以達成，是值得的。

Cs

Cs

Cds Cds Φ1

Φ1a

Φ1 Φ2

Φ2 Φ1a

Φ1a

Φ1a Φ2a

Φ2a

Vin+

Vin-Ci

Ci

圖 4-6 : 全雙端積分器

4.3 運算放大器

在積分器中最主要的主體為運算放大器，由之前的說明可知運算放大器的規 格會影響積分器的非理想性，也是決定整體系統的速度與效能。針對各種運算放 大器的架構，我們可以依其效能來做分類，如表5[15]所示：

表 5 : 各種架構運算放大器效能比較 Gain Output

Swing

Speed Power dissipation

Noise Telescopic Medium Medium High Low Low Folded-cascode Medium Medium High Medium Medium

Two-stage High Highest Low Medium Low Gain-boosting High Medium Medium High Medium

我 們 所 使 用 的 是 全 差 動 摺 疊 疊 接 運 算 放 大 器 (Fully differential folded-cascode)。在設計之初要考量的是輸入差動對選擇，若是速度考量，NMOS 具有較大的電子漂移率

μ

_n

> μ

_p，且因單增益頻寬與輸入差動對的轉導值成正 比，故NMOS 輸入差動對適用於高速的應用;而 PMOS 輸入差動對因使用 N-well 製程，將body 與整塊矽基板的 P-substrate 隔開，所以有較低的基板雜訊，且因

flicker noise

f WLC

K

ox

2 f

= ，其中1/f 雜訊係數

K

_fp

< K

_{fn，故 PMOS 具有較低的}

1/f 雜訊，適用於低雜訊和高精度的領堿。基於我的運算放大器是使用在低速和 高解析度的三角積分調變中，故選用PMOS 做我們的輸入差動對。

(a) (b) 圖 4-7 : (a)全差動摺疊疊接運算放大器 (b)共模回授(CMFB)電路

在全動運算放大器中，需使用CMFB(common-mode feedback)電路來定義輸出 共模準位[7]，CMFB 有分連續時間和離散時間兩種。我們使用的是離散時間 CMFB，如圖 4-7(b)所示為我們所選用的交換電容式 CMFB。

由於這種CMFB 電路架構對放大器的輸出會有電容負載效應，所以必需選擇

當的電容大小。如果太大會對放大器輸出產生overload，太小則會容易受到開關 電荷注入影響，而產生輸出共模偏移電壓。一般選擇C1/C2 約為 1/4 ~ 1/10 之間。

偏壓電路的設計中，我們使用的是constant-gm wide-swing 的架構[7]，如圖 4-8 所示。其中 M1~M8 產生自我偏壓(self-bias)，並利用 Rb來產生一不受製程影響 的固定gm，且使用疊接(cascode)電晶體來增加偏壓電路輸出阻抗，和寬大的操作 範圍。由於電路一開始並無電流，所以需加上一個啟動電路(M15~M18)，來啟動 各電晶體電流，且能快速穩定的進入飽和區正常工作，以得到所需之輸出電壓。

Vdd

Vss

M2 M3

M1 M4

M8 M6

M9 M7

M5 M10

M11

M12 M13 M14

M15 M16

M17 Vss M18

Rb Vbp1

Vbp2

Vbn2

Vb4

Vbn1

圖 4-8 : constant-gm wide-swing偏壓電路

圖 4-9 為運算放大器的增益與頻率響應圖，而在表 6 中則列出了運算放大器 在不同溫度下的規格。

圖 4-9 : 運算放大器之 (a)增益響應 (b)頻率響應

表 6 : 不同溫度之運算放大器規格

Temperature T=-25^° T=50^° T=85^°

DC gain 65 dB 68 dB 64 dB

Phase Margin 72° 71° 70°

Unity-gain Freq. 55MHz 61 MHz 62 MHz Slew Rate 25.5V/μs 26V/μs 26.5V/μs Input Range 0V ~ 2.2V 0V ~ 2.2V 0V ~ 2.2V Output Swing 0.2V ~ 2.8V 0.2V ~ 2.8V 0.2V ~ 2.8V

Power 0.78 mW 0.91 mW 1 mW

Load 2 pF 2 pF 2 pF

68

-118

55MHz (a)

(b)

4.4 比較器

在本系統中，我們採用一位元量化器，主要是考量到電路的線性問題，而一 位元量化器就是一比較器如圖 4-10[25]，是由一前置放大器加上閂鎖(latch)器組 合而成。當輸入訊號VI+ > VI-時，輸出Y 就會被拉到 VDD反之 Y＇會被拉到 VDD。 圖4-11 為模擬結果。

圖 4-10 : 一位元比較器

圖 4-11 : 比較器模擬結果 Y

Y’

4.5 時脈產生器

圖4-12 為我們使用的時脈產生器[25]，用來提供三角積分調變器各電路所需 的時脈訊號。三角積分調變器所使用到的時脈相位有P1、P2、Pa1、Pa2 及其反 相等非重疊(Non-overlapping)時脈。其中 P1 與 Pa1 時脈為同時開啟，但 Pa1 比 P1 提早關閉，同樣的 Pa2 也比 P2 提早關閉，如此的設計是為減少取樣電路上 的誤差，如通道電荷注入誤差等[10]，模擬結果如圖 4-13 所示。

圖 4-12 : 時脈產生器

圖 4-13 : (a) P1、P2 非重疊時脈及 Pa1 (b)P1、P2 非重疊時脈及 Pa2

4.6 電路模擬結果

圖4-14 分別為一階與二階三角積分調變器系統電路圖，使用台積電 0.35um 2P4M CMOS 製程製作，供應電源 3V，而外部參考電壓為 Vref+為 2V、Vref-為 1V，經 HSPICE 模擬後，在取樣頻率 256kHz，訊號頻寬為 1kHz，超取樣率為 128 倍的情況下，一階輸出 SNR 可達到 66dB，二階 SNR 可達到 86dB，輸出頻 譜如圖4-15 所示，預計規格列表如表 7 所示，表 8 為和其他論文比較結果。

(a)

(b)

圖 4-14 : (a)一階系統電路圖 (b)二階系統電路圖

(a) (b) 圖 4-15 : (a)一階 (b)二階 三角積分調變器輸出頻譜

此外，我們在製程變異的模擬方面，針對二個corner(FF、SS)對二階進行模 擬，如圖 4-16 所示。電壓變異的模擬方面，我們對電源電壓正負 10%的變異模 擬，也就是針對電壓變異由2.7V 與 3.3V 進行模擬，如圖 4-17 所示。

(a) FF:SNR=75dB

(b) SS:SNR=80dB 圖 4-16 : (a)FF (b)SS 二階三角積分調變器輸出頻譜

(a) 2.7V:SNR=85dB (b) 3.3V:SNR=82dB 圖 4-17 : (a) 2.7V (b) 3.3V 二階三角積分調變器輸出頻譜

表 7 : 三角積分調變器規格表

Process TSMC 0.35um 2P4M

Supply Voltage 3V

Temperature range -25^° ~ 85^°

Order 一階 二階

Signal Bandwidth 1kHz

Sampling Frequency 256kHz

SNR 66 dB 86 dB

Resolution 10 bit 14 bit

Power Dissipation 2.1 mW 3 mW

表 8 : 與其他論文之比較

Parameter 2001[26] 2002[27] 2002[28] This work Technology 0.6um CMOS 0.35um CMOS 0.18um CMOS 0.35um CMOS

Topology SC SC SC SC

VDD 3.3 V 1 V 1.8 V 3 V

Order 2nd 2nd 2nd 1st 2nd

Sampling Frequency

1 MHz 10.24 MHz 53 MHz 256 kHz Bandwidth 8 kHz 20 kHz 300 kHz 1 kHz

OSR 64 256 96 128

SNR 49.7 dB 78.6 dB 82 dB 66 dB 86dB Resolution 7.96 bit 12.76 bit 13.3 bit 10 bit 14 bit

Power dissipation

6.996 mW 5.6 mW 9 mW 2.1 mW 3 mW

Reconfigurability No No No Yes

5 第五章 佈局與量測考量

電路模擬完後，我們要將電路作佈局以下線製作成晶片實體，晶片製作回來 後要量測，看實際晶片功能是否正確，並符合應用的規格。以下幾節分別針對佈 局與量測時該注意的地方做介紹。

5.1 佈局考量

在電路模擬完畢後，要將電路佈局，以提供製程廠商下線製成晶片實體。而 在佈局時須符合DRC(design rule check)，以保證各層之間的安全距離，使晶片能 正常工作，也須符合LVS(layout v.s. schematic)，使佈局能與設計的電路匹配等規 範外，對於佈局中的走線，還要考量到雜訊干擾的影響，這將會直接影響晶片完 成後的實際效能。我們可以分成以下三類來討論：

„ 耦合(coupling)雜訊：又稱為 cross talk，一般為數位高頻訊號線耦合至類 比低頻訊號線，在佈局時可用遮蔽(shielding)來避免其干擾，此外對於使 用不同金屬層的訊號走線，儘量維持以正交方式相疊減少干擾。

„ 基板(substrate)雜訊：由於晶片製作都在同一基板上，雜訊可藉由共同的

„ 基板(substrate)雜訊：由於晶片製作都在同一基板上，雜訊可藉由共同的

在文檔中 應用於生醫訊號之可重組三角積分調變器設計 (頁 43-0)