應用於生醫訊號之可重組三角積分調變器設計

(1)

國

立

交

通

大

學

電機學院 IC 設計產業研發碩士班

碩

士

論

文

應用於生醫訊號之可重組三角積分調變器設計

Design of Reconfigurable Sigma-Delta Modulator for

Bio-Signal Applications

研究生：徐靜瑩

指導教授：林進燈教授

(2)

應用於生醫訊號之可重組三角積分調變器設計

Design of Reconfigurable Sigma-Delta Modulator for

Bio-Signal Applications

研究生：徐靜瑩 Student：Jing-Ying Hsu

指導教授：林進燈博士

Advisor：Dr. Chin-Teng Lin

國立交通大學

電機學院

IC 設計產業研發碩士班

碩士論文

A Thesis

Submitted to College of Electrical and Computer Engineering National Chiao Tung University

in partial Fulfillment of the Requirements for the Degree of

Master in

Industrial Technology R & D Master Program on IC Design

August 2007

Hsinchu, Taiwan, Republic of China

(3)

應用於生醫訊號之可重組三角積分調變器設計

學生：徐靜瑩

指導教授：林進燈博士

國立交通大學電機學院產業研發碩士班

中文摘要

摘

要

由於生醫訊號具有訊號微弱及變化緩慢的特質，為求達到高解析度及低功率消耗，所以採用在這兩方面都有良好效果的三角積分調變器以符合應用所需。為了針對不同生醫訊號處理提供不同解析度的需求，本論文提出一個具可重組三角積分調變器。設計優點在於將三個調變器透過數位開關控制並使用重組的方式，達到高解析度的類比-數位訊號轉換。相較於一般因應不同解析度而增加元件設計的作法，更為節省晶片面積及提高轉換效率。可重組三角積分調變器具有兩種工作模式，一種分別為兩個一階架構，提供較低解析度，可減少轉換時間;另一種為前者重組而成的一個二階架構，可提供高解析度的訊號轉換。本論文提出的可重組三角積分調變器設計採用台積電(TSMC) 0.35um 2P4M CMOS 製程來實現，在取樣頻率 256 KHz 情形下，消耗功率為 3 mW。對生裡訊號頻寬在 1 KHz 及超取樣率為 128 倍的情形下，一階 SNR 可達到 66dB，二階 SNR 可達到 86dB，分別具有十位元與十四位元的解析度。本論文的研究結果與不可重組的兩個一階及一個二階之傳統三角積分調變器面積相比，可節省 30%晶片設計面積。

(4)

Design of Reconfigurable Sigma-Delta Modulator

for Bio-Signal Applications

Student: Jing-Ying Hsu

Advisor: Dr. Chin-Teng Lin

Industrial Technology R & D Master Program of

Electrical and Computer Engineering College

National Chiao Tung University

英文摘要

Abstract

Due to low-amplitude and non-stationary properties of biomedical signals, high resolution and low-power consumption are necessary for the analog-to-digital (A/D) convector. Based on the above reason, the sigma-delta modulator (SDM) which has well performance in the resolution and power consumption is chosen. To deal with different biomedical signals and offering different resolution, this thesis proposes a reconfigurable sigma-delta modulator. The advantage of design is to use three built-in modulators to implement hardware reconfiguration and to achieve transformation of high resolution via digital switching control. Compared with the traditional method, the proposed design has higher efficiency and saves chip area. There are two kinds of operating modes. One is two first-order SDMs used to low resolution. The other is the second-order SDM which is reconfigured by two first-order SDMs, and it is suitable for higher resolution.

The proposed sigma-delta modulator fabricated in TSMC 0.35um 2P 4M CMOS technology consumes 3 mW at 256 KHz. The SNR of the first-order and the second-order modulator can reach 66 dB and 86 dB, respectively, within 1 kHz of signal bandwidth and 128 times sampling rate. The resolutions are 10 bits and 14 bits with the respective to the first-order and the second-order modulator. Most importantly, the core area of the proposed one can be saved around 30% compared with area of two first-order and one second-order sigma-delta modulators without reconfigurability.

(5)

誌謝

本論文的完成，首先要感謝指導教授林進燈博士這兩年來的悉心指導，讓我學習到許多寶貴的知識，在學業及研究方法上也受益良多。另外也要感謝口試委員們的的建議與指教，使得本論文更為完整。其次，感謝協助指導資訊媒體實驗室的鍾仁峰博士、范倫達教授，在理論及程式技巧上給予我相當多的幫助與建議，讓我獲益良多。此外，也衷心感謝學長宗哲、經翔、家昇、紹航，同學智文、德瑋及俊傑的相互砥礪，以及學弟妹建昇、毓廷、孟修、儀晟、煒忠、寓鈞、舒愷、孟哲，在研究過程中所給我的鼓勵與協助。感謝我的父母親對我的教育與栽培，並給予我精神及物質上的一切支援，使我能安心地致力於學業。此外也感謝亞書對我不斷的關心與鼓勵。謹以本論文獻給我的家人及所有關心我的師長與朋友們。

(6)

目錄

中文摘要 ... iii 英文摘要 ...iv 誌謝 v 目錄 vi 表目錄 ... viii 圖目錄 ...ix 第一章序論 ...1 1.1 前言...1 1.2 論文架構...2 第二章三角積分調變器原理介紹 ...4 2.1 奈奎氏與超取樣類比數位轉換器...4 2.2 量化誤差...7 2.3 超取樣技術...10 2.4 雜訊移頻技術...11 2.5 一階三角積分調變器...13 2.6 二階三角積分調變器...15 2.7 高階三角積分調變器...17 第三章系統模型規劃與模擬 ...21 3.1 系統設計...21 3.2 三角積分調變器之模型...22 3.3 電路非理想效應考量...24 3.3.1 取樣電阻...24 3.3.2 取樣雜訊...26 3.3.3 熱雜訊...28 3.3.4 運算放大器之非理想效應...30 3.4 系統規格訂定...33 第四章可重組三角積分調變器之設計與模擬 ...35 4.1 系統設計...35 4.2 交換電容式積分器...37 4.2.1 不受寄生電容影響積分器...37

(7)

4.3 運算放大器...40 4.4 比較器...44 4.5 時脈產生器...45 4.6 電路模擬結果...46 第五章佈局與量測考量 ...51 5.1 佈局考量...51 5.2 量測考量...53 5.2.1 PCB 量測板設計與考量 ...53 5.2.2 時堿量測方法...54 5.2.3 頻堿量測方法...56 第六章結論與未來展望 ...58 6.1 結論...58 6.2 未來展望...58 參考文獻 ...60 附錄 63 A DRC Verification...63 B LVS Verification...64

(8)

表目錄

表 1 : 各種不同 ADC 架構...5 表 2 : 一階調變器系統模擬係數 ...23 表 3 : 二階調變器系統模擬係數 ...24 表 4 : 三角積分調變器規格 ...34 表 5 : 各種架構運算放大器效能比較 ...40 表 6 : 不同溫度之運算放大器規格 ...43 表 7 : 三角積分調變器規格表 ...49 表 8 : 與其他論文之比較 ...50

(9)

圖目錄

圖 2-1 : (a) 奈奎氏取樣率 ADC (b) 超取樣 ADC...6

圖 2-2 : (a) 奈奎氏取樣率 ADC 頻譜圖 (b) 超取樣 ADC 頻譜圖...6

圖 2-3 : (a) A/D 轉換曲線 (b) 量化誤差...7 圖 2-4 : (a)線性模型 (b)反求量化誤差電路 ...8 圖 2-5 : (a)量化誤差機率密度函數圖 (b)量化誤差功率頻譜密度函數圖 ...9 圖 2-6 : 訊號頻寬內之量化誤差...10 圖 2-7 : 雜訊移頻線性模型...11 圖 2-8 : (a)奈奎氏 ADC (b)加入超取樣技術 (c)加入雜訊移頻技術...13 圖 2-9 : 一階調變器線性模型...14 圖 2-10 : 二階三角積調變器線性模型...15 圖 2-11 : 一階與二階雜訊移頻...17 圖 2-12 : 高階三角積分調變器線性模型...17 圖 2-13 : Interpolative 架構線性模型 ...18 圖 2-14 : MASH 架構線性模型 ...19 圖 3-1 : 設計流程圖...21 圖 3-2 : 理想一階三角積分調變器模型...22 圖 3-3 : 理想一階三角積分調變器輸出頻譜...23 圖 3-4 : 理想二階三角積分調變器模型...23 圖 3-5 : 理想二階三角積分調變器輸出頻譜...24 圖 3-6 : 取樣電路...25 圖 3-7 : Transmission Gate 取樣電路...26 圖 3-8 : (a)NMOS 取樣電阻 (b)PMOS 取樣電阻...26 圖 3-9 : NMOS 開關取樣電路之通道電荷注入...27 圖 3-10 : NMOS 開關取樣電路之時脈饋入...28 圖 3-11 : (a)取樣電路 (b)熱雜訊模型 ...29 圖 3-12 : (a)SC 積分電路 (b)直流增益非理想模型...31 圖 3-13 : 迴轉率(SR)之限制...32 圖 3-14 : 常見之生理訊號電壓與頻率分佈...33 圖 4-1 : 可重組三角積分調器系統方塊圖...35 圖 4-2 : 可重組三角積分調變器重組流程 (a)重組前 (b)重組後為二階系統 36 圖 4-3 : 不受寄生電容影響之積分器...38 圖 4-4 : (a)取樣模式 (b)積分模式 ...38 圖 4-5 : 加入CDS 技術之積分器...39 圖 4-6 : 全雙端積分器...40 圖 4-7 : (a)全差動摺疊疊接運算放大器 (b)共模回授(CMFB)電路...41

(10)

圖 4-8 : constant-gm wide-swing 偏壓電路 ...42

圖 4-9 : 運算放大器之 (a)增益響應 (b)頻率響應 ...43

圖 4-10 : 一位元比較器...44

圖 4-11 : 比較器模擬結果...44

圖 4-12 : 時脈產生器...45

圖 4-13 : (a) P1、P2 非重疊時脈及 Pa1 (b)P1、P2 非重疊時脈及 Pa2...46

圖 4-14 : (a)一階系統電路圖 (b)二階系統電路圖 ...47 圖 4-15 : (a)一階 (b)二階三角積分調變器輸出頻譜 ...48 圖 4-16 : (a)FF (b)SS 二階三角積分調變器輸出頻譜...48 圖 4-17 : (a) 2.7V (b) 3.3V 二階三角積分調變器輸出頻譜...49 圖 5-1 : 三角積分調變器佈局圖...52 圖 5-2 : 量測佈局圖...54 圖 5-3 : 時堿量測方法...55 圖 5-4 : 單端轉雙端電路...56 圖 5-5 : 頻堿量測方法...57

(11)

1 第一章序論

1.1 前言

三角積分調變器(Sigma-Delta Modulator，簡稱 SDM)[1]，已廣泛的被應用於現今超大型積體電路中的類比數位轉換介面，其最大優點是可藉由雜訊移頻 (Noise shaping)與超取樣(Oversampling)的技巧，來增加信號雜訊比(Signal to Noise Ratio，簡稱 SNR)，三角積分調變器大多被使用在中速或低速、高解析度的類比數位轉換器中，例如：音頻系統。現今製程進步，供應電壓縮小，使得三角積分調變技術更適合於系統之整合。此技術由1980 年代發展至今，技術已能達到24-bit 解析度[2]，因此研究再高之解析度，已不是非常迫切，但對於整合來說卻有很大的未來。隨著積體電路製程技術的日新月異，元件製作微小化，電路為了達到低價、省電、適於整合，且能以無線方式傳輸等，紛紛朝向系統單晶片化(SOC)為目標，系統整合晶片乃是目前晶片製作的一項指標。生物科技為近年來快速成長的新興產業，隨著高科技發展及製程的進步，生物科技在應用上有了很大的突破，從前需要使用大型的監測儀器，現在皆可用晶片化來達成，面積縮得更小，讓應用更為廣泛。一般晶片化可分為兩種，感測器部分和後端處理電路。感測器部分大多使用微機電製程，而後端處理電路以積體電路來實現，在類比電路方面主要為前置放大器和類比數位轉換器，在數位方面主要為數位濾波器。由於生醫訊號具有信號微弱及變化緩慢的特質、如：體溫、酸鹼值、葡萄糖濃度等，為求達到高解析度及低功率消耗，所以我們選用三角積分類比數位轉換

(12)

器以符合應用所需。為因應不同生醫訊號量測會有不同解析度的需求，我們設計實現一個具可重組兩種模式的三角積分調變器，可依實驗情況切換兩種模式，以符合所需的效能。 1. 模式一：兩個分別的一階架構，可同時提供兩個 10 bit 解析度的輸出，需要較低解析度時，可選擇此模式。 2. 模式二：將模式一的兩個一階架構，重新組合而成的一個二階架構，可以提供14 bit 解析度的輸出，需較高解析度時可選擇此模式。由於模式二是由模式一重新組合而來的，所以電路成本較為節省，不用因為需要一個較高解析度的輸出而另外設計一個新的晶片，相對的面積也較為節省，和(兩個分別一階架構晶片 + 一個二階架構晶片= 三個晶片)相比，面積比 =0.4027mm2/0.528mm2，大約節省了30%的面積。本論文所實現的系統可應用於多種不同訊號，例如：EEG (electroencephalogram ，腦電波 ) 、 ECG (electrocardiogram ，心電圖 ) 、 EMG (electromyogram，肌電圖)、EOG（electro-oculogram，眼電圖），等電生理訊號，未來可和前置放大器整合，實現一個完整的可攜式電生理訊號量測系統。

1.2 論文架構

本論文一共分為六章，在第一章序論後，各章節的內容簡述如下：第二章介紹三角積分調變器的原理，從奈奎氏與超取樣兩種類比數轉換器的比較開始，介紹三角積分調器兩大技術：超取樣與雜訊移頻，並介紹推導不同階數之調變器特性。

(13)

第三章為系統模擬與規劃，針對三角積分調變器建立系統模型，並考量各種電路非理想效應的影響，且運用Matlab Simulink 來做系統的模擬，進而訂定系統規格參數。第四章設計實現三角積分調變器，運用系統模擬的結果來考量電路設計的各種因素，利用Hspice 做電路模擬，最後將電路實現。第五章為佈局與量測考量，介紹佈局時應注意的事項與量測方面的考量，及各種量測方法。第六章對本論文做個總結，並提出未來的研究方向及目標。

(14)

2 第二章三角積分調變器原理介紹

近年來電腦運算能力與數位訊號處理(Digital Signal Processing, DSP)的速度明顯進步，因此許多訊號處理的方式都將以數位化取代，這也是未來的趨勢之一。在我們生活的自然界中，舉凡各種如光、溫度、聲音等訊號，都是連續時間的類比訊號，不但資料量龐大，而且在運算上的準確度也比不上使用數位式的運算，因此將這些類比訊號轉換成電腦可以處理的數位訊號，我們需要類比數位轉換器(Analog to Digital Converter, ADC)作為兩者的媒介。所以在數位訊號處理中，類比數位轉換器扮演著一個重要的角色，它的規格與效能將會直接影響到整體系統的好壞。在這一章節裡，我們先比較奈奎氏取樣率與超取樣率類比數位轉器，說明量化誤差的概念，並介紹如何利用超取樣及雜訊移頻技術來達到高解析度輸出，最後再簡介各種不同調變器的架構與效能。

2.1 奈奎氏與超取樣類比數位轉換器

類比數位轉換器因應用領堿的不同而有所區分，一般而言，我們希望類比數位轉換器具有高速及高解析度的效能，不過這是無法兼得的結果。在設計或選用時會依據系統的特性來要求精確度或速度，選擇適合的架構。一般根據ADC 的取樣方式，可以區分為奈奎氏取樣率(Nyquist-rate)及超取樣率(Oversampling-rate) 兩大類[1][7]。在各種類比數位轉換器的應用上，可以分為以下三類[5]。

(15)

表 1 : 各種不同 ADC 架構 Low to Medium Speed, High Accuracy Medium Speed, Medium Accuracy High Speed, Low to Medium Accuracy

z Integrating z Oversampling* (Sigma-Delta ADC) z Successive approximation z Algorithmic z Flash z Two step z Interpolating z Folding z Pipelined z Time interleaved *只有 Oversampling 不是奈奎氏取樣率 ADC 由上表可以看出，超取樣率主要應用在低速高解析度，而奈奎氏取樣率則應用在中高速中低解析度上，因此ADC 架構主要區分還是以速度及解析度的取捨。奈奎氏ADC 一般是操作在 1.5~10 倍的取樣率，也就是 3~20 倍的訊號頻寬，如圖2-1(a)、2-2(a)。而超取樣 ADC 的取樣率則比奈奎氏高出許多，一般都是 16 倍以上，甚至達到 256 倍，如圖 2-1(b)、2-2(b)，它利用超取樣(oversampling)和雜訊移頻(noise shaping)的技巧，將訊號頻寬內的雜訊移至高頻，有效降低頻寬內的雜訊準位，以提升解析度。並在後端使用數位降頻濾波器(digital decimation filter)來濾除高頻雜訊，且將取樣率降回正常的倍率。由於它將大部份轉化的過程移到數位領堿，使類比電路與數位處理相結合，更適合應用在混合訊號系統整合晶片中。以下列舉超取樣ADC 的幾項優點[1][6]： 1. 降低類比電路設計的複雜度。 2. 因為超取樣，故可省略或降低前端類比抗交連濾波器的設計。 3. 不需要額外的取樣/保持電路。 4. 對元件匹配有較低的靈敏度。 5. 具有良好的線性度，高的訊號-雜訊比及動態範圍。

(16)

圖 2-1 : (a) 奈奎氏取樣率 ADC (b) 超取樣 ADC

(a)

(b)

(17)

2.2 量化誤差

量化的過程，基本上是一個非線性的行為轉換。在一個轉換的系統中，假設輸入為一個斜波，輸出如圖 2-3(a)所示，出現如同階梯狀的輸出，如果我們用理想的轉換曲線，與梯狀的輸出做相減，就會出現如圖 2-3(b)所示的鋸齒波形，這就是所謂的量化誤差[7][29]。 Vo u t Vin Vin 1 2VLSB Vout - 1 ₂V_LSB

(a) (b)

圖 2-3 : (a) A/D 轉換曲線 (b) 量化誤差這是一個在轉換過程中無法避免的誤差，且相對於其他雜訊如熱雜訊、 f 1 雜訊等等有相加的效果，沒辦法互相抵消掉。如果將量化誤差當做一個外加的雜訊

)

(n

q

，而輸入訊號為

x

(n

)

，輸出訊號為

y

(n

)

，如圖2-4(a)，則關係式可表示為：

)

(

)

(

)

(

n

y

n

x

n

q

=

−

(2.1)

另外，如果將N-bit 之 ADC 接上 M-bit 之 DAC，那麼量化誤差就可以表

示成如圖 2-4(b)所示，其中

M

≥

N

。

in

q

V

(18)

(a) (b)

圖 2-4 : (a)線性模型 (b)反求量化誤差電路

假設輸入x(n)的範圍在

+

V

_ref

~

−

V

_ref之間，且為N 位元 ADC，則總共有

₂

N

個level，每一階的大小為 N ref LSB

V

2

2 =

=

Δ

，量化誤差q 就介於 2 ~ 2 Δ + Δ − 之間。如果全部的量化能階非常大，也就是相鄰近的量化能階非常小的情況下，則量化誤差是均勻分在 V_LSB V_LSB 2 1 ~ 2 1 ₋ 之間之隨機變化值，其中 L V V_LSB = 2 ref ， N L= 2 (N 為轉換器的位元數)。那麼整體的機率密度函數圖(probability density function) 則會呈現一個定值即為白色雜訊 (white noise) ，且均勻分佈在

LSB LSB V V 2 1 ~ 2 1 − 之間，如圖 2-5(a)所示。整體的量化誤差平均將會是 0，如下式表示：

0

1 )

(

2 1 2 1 2 1 2 1 ) (

=

∫

₋

⋅

=

∫

₋

q

⋅

dq

=

V

dq

q

f

q

V

LSB LSB LSB LSB V V LSB q V V avg q

(2.3) 如果要分析訊號雜訊比等特性，則需要求出量化雜訊的有效值(root mean-square)，如下式表示：

12 )

1 (

)

(

2 12 1 2 1 2 2 1 2 1 2 1 2 ) ( LSB V V LSB q V V rms q

V

dq

q

V

dq

q

f

q

V

LSB LSB LSB LSB

=

⋅

=

⋅

=

∫

− − (2.4) 值得注意的是，此量化誤差 12 LSB V 是均勻分佈的，且不隨取樣頻率與輸入訊號不同而改變。如果我們將整個機率密度函數轉化為功率頻譜密度函數圖(power

(19)

spectral density)，如圖 2-5(b)所示，那麼整個量化雜訊功率將會隨著取樣頻率而被展開，使得功率頻譜密度函數高度隨著取樣頻率增加而減小，但全部總合是不變的，

V

2q₍_rms₎

=

S

_q

(

f

)

⋅

f

_s，因此功率密度 s q f f S 12 ) ( = Δ2 ，我們可用以下的方程式來表示：

∫

− ⋅ = = − ⋅ ⋅ = 2 2 2 2 2 2 ) ( 2 12 12 ) ( s s s s f f s LSB LSB f f q rms q df f V V df f S V

(2.5) LSB V 2 1 − V_LSB 2 1 q ) (q f_q LSB V 1 2 s f − 2 s f q ) ( f S_q s LSB f V ⋅ 12 2

(a) (b)

圖 2-5 : (a)量化誤差機率密度函數圖 (b)量化誤差功率頻譜密度函數圖假設輸入訊號是一個鋸齒波(或隨機訊號)，介於0~V_ref之間，那麼訊號雜訊比就等於： dB N V V V V SNR N LSB ref rms q rms in ₂₀ _log(₂ ₎ ₆_.₀₂ 12 12 log 20 log 20 ) ( ) ( ₌ _⋅ ₌ ⎟ ⎟ ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎜ ⎜ ⎝ ⎛ ⋅ = ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = (2.6) 而假設輸入訊號是一個弦波，介於0~Vref 之間，那麼訊號雜訊比就等於： dB N V V V V SNR N LSB ref rms q rms in ₂ ₎ ₆_.₀₂ ₁_.₇₆ 2 3 log( 20 12 12 log 20 log 20 ) ( ) ( ₌ _⋅ ₌ ₊ ⎟ ⎟ ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎜ ⎜ ⎝ ⎛ ⋅ = ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = (2.7) 對於N 位元的 ADC 而言，此為最大可能的 SNR。由(2.7)式可知，每增加 1 位元，SNR 就會增加 6dB，但奈奎氏 ADC 受限於類比電路的精確度，無法達到

(20)

很大的SNR，高解析度也因此受限。接下來介紹三角積分調變器的兩大主要技術：超取樣和雜訊移頻。

2.3 超取樣技術

由上一小節我們知道量化誤差會均勻分佈在取樣頻率內，如圖 2-6 即為一功率頻譜密度函數圖，其中 fs 為取樣頻率， fB 為訊號頻寬。如果取樣頻率增加，落在訊號頻寬內的量化誤差將會減少，但是值得注意的是，整體的量化誤差並不會因此而減少，因為能量並不會無故消失，相對地解析度也不會提高。這時，如果再將訊號頻寬以外的雜訊濾掉，只保存訊號以及訊號頻寬內的量化誤差，這時整體的量化誤差便會減少，跟著解析度也因此增加，這就是所謂的超取樣技術。 2 s f − − fB 2 fB 2 fs 2 s f 12 2 Δ ) ( f S_q f 圖 2-6 : 訊號頻寬內之量化誤差我們定義超取樣率(oversampling ratio，OSR)為： B s

f

OSR

⋅

=

2

(2.8) 而落在訊號頻寬以內的量化誤差就等於： OSR V V f f df f S df f H f S V LSB LSB s B f f q f f q rms Bq B B s s 1 12 12 2 ) ( ) ( ) ( 2 2 2 2 2 ) ( 2 ₌

∫

_⋅ _⋅ ₌

∫

_⋅ ₌ ⋅ _⋅ ₌ _⋅ − − (2.9)

(21)

再根據式(2-5)，我們可以得到訊號雜訊比為：

(

OSR

)

N

(

OSR

)

dB OSR OSR V V V V SNR N N LSB ref rms q rms in log 10 76 . 1 02 . 6 log 20 2 2 3 log 20 2 2 3 log 20 12 2 2 log 20 log 20 ) ( ) ( max ⋅ + + = ⋅ + ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ ⋅ = ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ ⋅ ⋅ = ⎟ ⎟ ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎜ ⎜ ⎝ ⎛ ⋅ ⋅ = ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = (2.10) 由上式可以知道，當取樣頻率每增加一倍，訊號雜訊比會增加3dB，相當於 0.5 位元，因此增加超取樣倍數，便可增加轉換器的解析度。但若要達到高解析度，則需要非常大的取樣頻率。舉例來說，假設我們需要一16 位元解析度應用於音頻訊號(f0=25kHz)的 ADC，表示 SNR 要達到 96dB，若只使用超取樣技術，取樣頻率要達到4(16−1)×2×25kHz=54000GHz，對於現今製程技術來說是不可能實現的，所以要達到高解析度的目標，還需要加上雜訊移頻技術。

2.4 雜訊移頻技術

雜訊移頻的概念是，透過改變訊號頻寬內的量化雜訊的分佈情形，將雜訊從訊號頻寬內移出至訊號頻寬以外之高頻，之後再使用數位低通濾波器移除被移至高頻的雜訊，由圖2-7 的線性模擬來推導雜訊移頻的操作。圖 2-7 : 雜訊移頻線性模型

(22)

此線性模型有個獨立的輸入源：輸入訊號 X(z)和量化雜訊 Q(z)，推導此回授系統的轉移函數，先設Q(z) = 0，可得訊號轉移函數： ) ( 1 ) ( ) ( ) ( ) ( z H z H z X z Y z STF + = = ， (2.11) 再設X(z) = 0，可得雜訊轉移函數： ) ( 1 1 ) ( ) ( ) ( z H z Q z Y z NTF + = = ， (2.12) 因此系統可寫成： ) ( ) ( 1 1 ) ( ) ( 1 ) ( ) ( ) ( ) ( ) ( ₍ ₎ Q z z H z X z H z H z Q N z X z S z Y _TF _TF _z + + + = + = (2.13) z H(z) : 積分器函數 z S_TF(z): 訊號轉移函數 z N_TF(z): 雜訊轉移函數為了要達到雜訊移頻的效果，我們希望S_TF(z)為一低通濾波函數，不會衰減的保留訊號頻寬內訊號大小X(z)，同時也希望NTF(z)為一高通濾波函數，將Q(z) 移至高頻頻堿，而在低頻處Q(z)則趨近於零。圖 2-8[9]說明了從一開始奈奎氏取樣率 ADC，到加入超取樣與雜訊移頻的量化雜訊概念流程。

(23)

圖 2-8 : (a)奈奎氏 ADC (b)加入超取樣技術 (c)加入雜訊移頻技術雜訊移頻除了能改變量化雜訊的能量分佈，使量化雜訊集中至高頻，透過後端的數位濾波器移除雜訊，來達成很高的 SNR 及解析度，更重要的是，它可大幅降低超取樣率，達到一個合理的範圍。例如，一般商用的三角積分ADC 取樣頻率為5MHz，而不是 54000GHz。

2.5 一階三角積分調變器

圖 2-9 為一階之調變器的線性模型[7][10]，其中使用了一個離散時間積分器，和一個1 位元的量化器，組成一階系統。以下解釋其原理。 (a) (b) (c)

(24)

1 1

1

− −

− z

z

圖 2-9 : 一階調變器線性模型基於雜訊移頻的原理，我們希望N_TF(z)在直流時大小為零，也就是在 z =1 處NTF(z)有一個零點，因此使用一離散時間積分器當作H(z)， 1 1 1 1 1 ) ( ₋ − − = − = z z z z H ， (2.14) 則訊號轉移函數即為： 1 1 1 1 1 1 ) ( 1 ) ( ) ( ) ( ) ( ₌ − − + − = + = = z z z z H z H z X z Y z S_TF ， (2.15) 而雜訊轉移函數則為： 1 1 1 1 1 1 ) ( 1 1 ) ( ) ( ) ( = − − − + = + = = z z z H z Q z Y z NTF ， (2.16) 整個一階三角積分調變器系統即可寫成： ( ) ( ) ( ) ( ) ( ) 1 ( ) (1 1) ( ) z Q z z X z z Q z N z X z S z Y = _TF + _TF = − + − − (2.17) 觀察得知，對於輸入訊號X(z)而言，經過此系統後，只是多一個延遲時間而已，但對於量化雜訊Q(z)，其經過一個離散時間徽分器，相當於是一高通濾波器。我們可以推導雜訊轉移函數的大小，來證明雜訊確實被移至高頻。對一離散時間訊號而言， fs ff j j e e z π ω ₌ 2 = ，代入(2.16)式，可得雜訊轉移函數：

(25)

s fs f j s f f j TF j e f f e z z N π π _π − − − ₌ ₋ ₌ _⋅ _⋅ − =1 1 sin( ) 2 ) ( 1 2 _(2.18) 而雜訊轉移函數的大小為 ( ) 2sin( ) s TF f f z N = π ，則在訊號頻寬內的量化雜訊功率為： df f f f V df f N f S P B B B B f f s s LSB TF f f q Q 2 2 2 ) sin( 2 12 ) ( ) (

∫

− − ⎥_⎦ ⎤ ⎢ ⎣ ⎡ = ⋅ = π (2.19) 因取樣頻率遠大於訊號操作頻率，故( )<<1 s f f ，我們可將 ) sin( s f f π 近似於 s f f π ，代入(2.19)式，可得到： 2 2 3 2 2 ) 1 ( 36 ) ( 2 12 OSR V df f f f V P f LSB f s s LSB Q B B ⋅ = ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ =

_∫

− π π (2.20) 假設輸入訊號為一正弦波，我們可以得到最大訊號雜訊比為：

(

OSR

)

dB

N

P

SNR

Q S

₆

_.

₀₂

₁

_.

₇₆

₅

_.

₁₇

₃₀

_log

log

10

max

⎟

=

+

−

+

⋅

⎠

⎞

⎜

⎝

⎛

⋅

=

_(2.21) 由(2.21)式可看出，在一階三角積分調變器中，當我們加大一倍取樣頻率時，可增加SNR 9dB，相當於增加 1.5 位元解析度。

2.6 二階三角積分調變器

1 1 1 − − − z z 1 1 1 − − − z z 圖 2-10 : 二階三角積調變器線性模型

(26)

如圖 2-10 所示為二階三角積調變器線性模型， 2 2 1 1 2 1 1 ) 1 ( 1 ) 1 ( ) ( ) ( ) ( − − − − − = − + − = = z z z z z z X z Y z S_TF (2.22) 2 1 1 2 1 1 ) 1 ( 1 1 1 ) ( ) ( ) ( − − − − − − = − + + − = = z z z z z z Q z Y z N_TF (2.23) 經過推導後系統轉移函數為： ) ( 2 1 ) ( 2 ) (z

z

X

z

(

1 z

)

Q

z

Y

=

−

⋅

+

−

⋅

(2.24) 如同之前所提的，我們可以得知雜訊轉移函數大小為： 2 ) sin( 2 ) ( _⎥ ⎦ ⎤ ⎢ ⎣ ⎡ = s TF f f z N

π

(2.25) 而訊號頻域內之量化誤差為： 5 4 2 2

)

1 (

60 )

(

)

(

OSR

V

df

f

NTF

f

S

P

f LSB f q Q B B

⋅

=

⋅

=

∫

−

π

(2.26) 最後，可以得到最大訊號雜訊比為：

(

OSR

)

dB

N

P

SNR

Q S

₆

_.

₀₂

₁

_.

₇₆

₁₂

_.

₉

₅₀

_log

log

10

max

⎟

=

+

−

+

⋅

⎠

⎞

⎜

⎝

⎛

⋅

=

_(2.27) 由(2.27)式可知二階三角積分調變器，當增加一倍取樣頻率時，可增加 SNR 15dB，相當於增加 2.5 位元解析度。相較於一階系統，二階的雜訊移頻明顯優於一階系統，它可將較多的量化誤差移至訊號頻寬以外，得到較高之解析度，如下圖2-11 所示。

(27)

圖 2-11 : 一階與二階雜訊移頻

2.7 高階三角積分調變器

由2-6 節，我們可以推知高階的三角積分調變器，如圖 2-12 所示，而使用相同的方法，也可以推導在訊號頻寬內，高階之量化誤差為： 1 2 2 2

₁

1

2

12

+ ⋅

⎟

⎠

⎞

⎜

⎝

⎛

+

⋅

=

N N LSB Q

OSR

N

V

P

π

_(2.28) 並且，最大訊號雜訊比為：

(

OSR

)

dB

N

SNR

_N N

log

)

1

2 (

10

2 log

10

76 .

1

02 .

6

₁ 2 max

⎟⎟

+

⋅

⎠

⎞

⎜⎜

⎝

⎛

−

+

=

π

⋅₊ _(2.29) 1 1 1 − − − z z 1 1 1 − − − z z 圖 2-12 : 高階三角積分調變器線性模型

(28)

愈高階的調變器產生之雜訊移頻效果愈大，但伴隨的最大問題便是穩定度的考量，使得必須對系統架構有效之設計。大致可以有二種的解決方法[7]： 1. 可在系統架構上加入 feedforward 與 feedback，去增加阻尼(damping) 2. 改為多級串疊(multistage cascade)架構，只使用一階與二階的調變器，確定系統的穩定。但這些設計也都各存在彼此之限制，愈難去實現。因此高階調變器大致可分為二種架構，單迴路(single-loop)與多級串疊(multistage cascade)架構。 1 1 1 − − − z z 1 1 1 − − − z z 1 1 1 − − − z z 圖 2-13 : Interpolative 架構線性模型

單迴路(single-loop)架構[11][12]是指只使用單個 A/D 與 D/A 去做回授，如一階與二階的調變器，而如圖 2-12 的高階調變器亦是屬於單迴路架構。圖 2-13 顯示一種Interpolative 調變器，它是最常見的單迴路架構，如同一個濾波器的型式，去實現高階的調變器。單迴路架構存在以下的幾項特性： 1. 較低的元件匹配與特性需求。 2. 可組成非常高階的三角積分調變器。 3. 訊號頻寬內有較低的 tone。 4. 克服元件解析度限制，可獲得很高之解析度(24-bit)。 5. 會有不穩定度的問題，且無法自動恢復。

(29)

6. 需加入穩定偵測與重置電路。 1 1 1 − − − z z 1 1 1 − − − z z Digital Cancel 1 − z 1 − z X(z) Y1(z) Y2(z) Y(z) Q1(z) Q2(z)

-圖 2-14 : MASH 架構線性模型

多級串疊(multistage cascade)架構[13][14]又稱為 MASH (Multi-stAge noise SHaping), 它使用一階及二階調變器去組合成高階的系統，主要的優點為確保系統之穩定，且同時能夠有高階的效果，但無法避免需要二組 A/D 與 D/A，造成二個量化誤差，因此需額外的數位電路來移除多的量化誤差。如圖 2-14 為一個 1+1 之 MASH 架構，可以看出第二組調變器的輸入是第一組的量化誤差，這二組調變器的輸出分別為： ) ( 1 1 ) ( 1 ) ( 1z

z

X

z

(

1 z

)

Q

z

Y

=

−

⋅

+

−

⋅

(2.30) ) ( 2 1 ) ( 1 1 ) ( 2 z

z

Q

z

(

1 z

)

Q

z

Y

=

−

⋅

+

−

⋅

(2.31) 將二個輸出經過適當的數位電路，可以得到： ) ( 2 2 1 ) ( 2 ) ( 2 1 ) ( 1 1 ) (z

z

Y

z

(

1 z

)

Y

z

X

z

(

1 z

)

Q

z

Y

=

−

⋅

−

=

−

⋅

(2.32) 最後可以發現，整體的輸出便是二階移頻效應，而值得注意的是，之前的計

(30)

算我們都假設積分器與數位消除(digital cancel)內的積分器都是理想且相同的，且也假設增益與數位消除內之增益是一樣的。這些假設在現實上，因為製程的漂移以及放大器的非理想效應，是幾乎沒辦法達成的，因此會有量化誤差滲漏(leak) 至輸出而沒辦法消除，這結果使得再高階的串疊也無法使解析度提高，所以 MASH 架構大部分只使用於 3-5 階的調變系統，解析度也因此受限[10]。 MASH 架構存在以下的幾項特性： 1. 只使用一階及二階調變器，系統穩定度高。 2. 電路架構較簡單，設計較容易。 3. 第二組 D/A 線性度需求較小，適合多位元輸出。 4. 較高的元件匹配與特性需求。 5. 訊號頻寬內有較高的 tone。 6. 無法獲得非常高之解析度。 7. 需加入數位消除電路。

(31)

3 第三章系統模型規劃與模擬

在本章中，我們使用Matlab Simulink 來建立三角積分調變器的系統模型，先從理想的系統模擬開始，之後再考慮實際電路之非理想效應，進而訂定相關之電路參數，以便之後電路設計模擬。

3.1 系統設計

Application

Circuit architecture and Hand calculation

Parameter adjustment & Circuit simulation

Does the circuit meet the spec. ?

Floor Planning

Layout

Verification

Post-simulation with parasites

Does the circuit meet the spec. ?

Fabrication

Measurement & Analysis Yes Yes Hspice Laker or Cadence-virtuoso Calibre DRC,LVS Calibre LPE NO NO Specification Matlab Simulink 圖 3-1 : 設計流程圖

(32)

圖 3.1[32]為電路設計之流程。首先，對於電路應用領堿來訂定相關規格，再使用Matlab 的 Simulink 做整個系統的行為模擬(behavioral simulation)，以確定系統運作的可行性及決定所需系統的參數和達到所定的規格。之後分別考慮每個方

塊的電路特性，包括非理想效應的考量，使用 Hspice 做各個方塊的電路模擬，

以達到所需的功能，如此便完成了整個系統的電路模擬，以期符合所定規格。最後進行積體電路佈局，並驗證佈局結果的正確性(DRC、LVS)，驗證無誤後，可萃取佈局中所產生之寄生電容、電阻，進行佈局後模擬(Post Layout Simulation)，如此可得到較接近真實晶片操作情況，以 TSMC 0.35um CMOS 製程下線，晶片回來後進行量測。

3.2 三角積分調變器之模型

如圖3-2 為使用 Matlab Simulink 建立的一階三角積分調變器模型。根據之前推導的結果我們可以知道此系統輸出為 ( ) 1 ( ) (1 1) ( ) z Q Z z X Z z Y = − + − − ，我們可以設定輸入訊號與取樣頻率，將輸出結果做 FFT 運算，以得到相對應的頻譜與訊號雜訊比。在模擬過程中可以設定相關的增益、回授參數(a1、b1)，以取得較佳的輸出結果。模擬結果為圖3-3 所示，得到最大的 SNR=70.5 dB，設定的參數如表2 所示。圖 3-2 : 理想一階三角積分調變器模型

(33)

圖 3-3 : 理想一階三角積分調變器輸出頻譜表 2 : 一階調變器系統模擬係數增益係數 a1 回授係數 b1 0.5 1 接下來看二階系統如圖3-4，根據之前推導的結果我們可以知道此系統輸出為 ( ) 2 ( ) (1 1) ( ) z Q Z z X Z z Y = − + − − ，經Matlab 模擬後，可得到相關的係數如表 3，與輸出頻譜，經過FFT 運算後可得到最大 SNR=100 dB，如圖 3-5。圖 3-4 : 理想二階三角積分調變器模型

(34)

圖 3-5 : 理想二階三角積分調變器輸出頻譜表 3 : 二階調變器系統模擬係數增益係數回授係數 a1 b2 b1 b2 0.5 0.5 1 1

3.3 電路非理想效應考量

3.3.1 取樣電阻

一般在積體電路裡，都以MOSFET 當取樣開關，由閘極(G)的開關去控制源極(S)與汲極(D)是否導通。如圖 3-6 所示。當輸入為Vdd 且 Clock ON 時，此時電晶體

V

gs

=

V

dd ，瞬間引入一電流 2 ) ( 2 gs th ox n d V V L W C I =

μ

⋅ ⋅ − 使得電容電壓往上升。漸漸地電壓愈大電流愈小，而當

V

X

=

V

dd

−

V

th 時，電晶體則停止充電，因此輸出電容電壓就只上升至V _dd − V _th [15]。

(35)

Clock Vin Vout Cs Clock Vin=Vdd Vdd-Vth t 圖 3-6 : 取樣電路當輸出一直追隨輸入電壓時，MOSFET 處於三態區，因此可以得到： ds th gs ox n d

V

L

W

C

I

=

μ

(

−

)

⋅

_(3.1)

而將MOSFET 之

V

_ds 除以電流可得電阻為：

)

(

1 )

(

_gs _th _ds _n _ox _gs _th ox n ds d ds on

V

L

W

C

V

L

W

C

V

I

V

R

−

=

⋅

−

=

μ

(3.2)

此電阻將隨著輸入電壓不同而改變，且會形成RC 電路限制了取樣速度。速度必須跟隨著準確度的需求，為了達到較高速度，可增加取樣電晶體之長寬比。以上提到 NMOS 取樣電路有

V

out

<

V

dd

−

V

th 與

R

on 的限制，一般可以

使用NMOS 與 PMOS 形成的互補式開關(transmission gate)加以改善，如圖 3-7

所示。當

V

_out

>

V

_dd

−

V

_th 時以 PMOS 導通，

V

_out

<

V

_th 時以 NMOS 導通，

(36)

Clock Clock Cs Vin Clock Vin=Vdd PMOS NMOS t 圖 3-7 : Transmission Gate 取樣電路 Ron V NMOS Ron V PMOS Ron V Transmission Gate (a) (b) (c) 圖 3-8 : (a)NMOS 取樣電阻 (b)PMOS 取樣電阻 (c) Transmission Gate 取樣電阻

3.3.2 取樣雜訊

在取樣過程中，由於電晶體開關切換時所造成的訊號瞬間誤差，統稱為取樣雜訊。例如通道電荷注入誤差(charge-injection error)、時脈饋入(clock feedthrough) 及時脈抖動等等[15]。

(37)

圖 3-9 : NMOS 開關取樣電路之通道電荷注入通道電荷注入(charge-injection)意指當 MOSFET 開啟時，必須在氧化層-矽界面存在一個通道，假設

V

_in

≈

V

_out ，可以知道在通道上全部電荷為：

)

(

)

(

_gs _th _ox _dd _in _th ox ch

WLC

V

WLC

V

Q

=

−

=

−

(3.3) 如圖 3-9 所示，假設電荷流動為平均分佈，往左邊注入之電荷被輸入源吸收，不會差生誤差，而注入右邊的電荷存於

C

_L 上，並對儲存於電容器中的電壓產生誤差為： s th in dd ox s ch

C

V

WLC

C

Q

V

⋅

−

=

Δ

2 )

(

2

(3.4) 此電壓與電容值成反比，而與電晶體大小成正比。通道電荷注入誤差對於三角積分調變器的影響，主要為增益誤差(gain error)、偏移誤差(offset error)與非線性誤差(nonlinearity)，非線性誤差在調變器中會增加電路的失真(distortion)而降低訊號雜訊比。在電路上可使用互補式開關以互相抵消而減少此誤差，而在積分電路中，一般可透過控制時脈的延遲來降低通道電荷注入誤差。

(38)

gd

C

)而傳入訊號端，如圖 4-5 所示。此效應會對

C

_s 上的訊號產生誤差，假設重疊電容是固定的，那麼此誤差可以表示為： s ox OV ox OV clock feed

C

WL

C

WL

V

+

⋅

=

Δ

_(3.5)

Vout Vin Cs Vdd 0 圖 3-10 : NMOS 開關取樣電路之時脈饋入 OV

L

為重疊距離，通常是一個憑經驗的數值。這個誤差與輸入是無關的，而與重疊電容和取樣電容有關。此誤差主要在時脈變動時，造成輸出端固定的偏移，由於與輸入訊號無關，所以可藉由差動電路設計來消除此誤差。

3.3.3 熱雜訊

熱雜訊的產生是由於載子隨機擾動而產生熱能所致。如圖3-11(a)所示，在一個取樣電路中，取樣電容Cs串聯一個電晶體開關等效電阻Ron，在取樣過程中，因為電荷的轉移，會在輸出端產生熱雜訊。在後半周期開關關閉時，此時熱雜訊會伴隨所取樣的訊號電壓被儲存在取樣電容內，造成誤差，如圖3-11(b)所示[16]。

(39)

+

(a) (b) 圖 3-11 : (a)取樣電路 (b)熱雜訊模型一般的熱雜訊可以表示為： on n

KTR

V

2

=

4 (3.6)

經過取樣電路等效的RC 低通濾波器，可將熱雜訊化簡為： s on s on on n

C

R

f

C

KT

f

KTR

df

f

KTR

V

π

2

1

2

4

1

4

0 0 0 2 0 2

₌

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

=

∫

∞

_(3.7)

其中K 為 Boltzmann’s constant =

1 .

38 ×

10

−23

J

_K

，T 為絕對溫度，

C

_s 為取樣電容。可以看出熱雜訊是由

R

_on 所產生的，可是卻與

R

on 無關，而與

C

s 成反比。若我們將熱雜訊頻譜擴展至頻率

2 ~

0 f

s ，且將頻寬

f

_b，則在訊號頻寬內的雜訊可表示為：

OSR

C

KT

f

C

KT

df

C

KT

f

V

s s b s s s sw n

1

2

0 2

₌

_⋅

₌

_⋅

₌

_⋅

∫

∞ −

(3.8)

(40)

在取樣電容(SC)電路裡，每個週期必須對電容取樣二次，如此則造成熱雜訊增加為：

OSR

C

KT

V

s sw n

1

4

2

₌

_⋅

− (3.9) 如果只考慮熱雜訊的效應，那麼將可得到最大之訊號雜訊比為：

⎟

⎠

⎞

⎜

⎝

⎛

⋅

=

⎟

⎠

⎞

⎜

⎝

⎛

⋅

=

KT

V

C

OSR

C

KT

V

P

SNR

s ref s ref n s peak

8 log

10

4

2 log

10 log

10

2 2

(3.10)

其中

V

_ref 為輸入訊號的差動振幅。由(3.10)式可得知當增加超取樣率(OSR)、取樣電容(

C

_s) 與輸入訊號的差動振幅(

V

_ref ) 時，可以有效增加輸出的訊號雜訊比(SNR)，其中 OSR 受限於系統規格，

V

_ref 則由放大器之輸入與輸出範圍限制，而放大

C

_s 也影響了放大器負載以及晶片面積，這些都影響到系統規格的制定。

3.3.4 運算放大器之非理想效應

我們在做系統模擬時，都採用理想的積分器，但在實際電路上，由運算放大器所組成的積分器，有許多非理想的效應存在，因此需要去考量，使模擬與實際情況更貼近。在實際的運算放大器存在[17][18][10] [19]： 1. 直流增益(DC gain) 2. 非線性(nonlinearity) 3. 穩定時間(settling time) 等等限制，這些因素對於一個切換電容積分器(如圖 3-12 )的影響就是不完整

(41)

的電荷傳遞，也造成三角積分調變器解析度之無法有效提升。由於三角積分調變器有雜訊移頻的效果，使得第一級積分器最受非理想效應的影響。 1 1 1 − − ⋅ − ⋅ Z Z a β (a) (b) 圖 3-12 : (a)SC 積分電路 (b)直流增益非理想模型一個理想積分器的轉移函數可表示為： 1 1 1 1 ) (

₁

− − − −

−

=

−

⋅

=

Z

g

Z

C

H

i s z Ideal

(3.11)

上式是假設一個理想的運算放大器，也就是直流增益為無限大。但由於實際電路之直流增益為有限值，所以在推導時如果考量運算放大器之直流增益

A

_o，則式子會改寫為[20][21]： 1 1 ) (

₁

− −

⋅

−

⋅

=

Z

H

_z

β

α

Non-ideal (3.12) 其中：

)

1 (

1

1 )

1 (

1

1 g

A

g

A

g

o o o

+

=

+

=

β

α

而非線性(nonlinearity)，主要包含電壓相依電容與非線性直流增益。

)

1 (

2 2 1 0 ) (

C

k

v

k

v

C

_v

=

+

(3.13)

(42)

當OP 輸入訊號不同時，其直流增益也會產生變化，可將式子寫為： 3 3 2 2 1 i i i o

a

v

a

v

a

v

V

=

+

(3.14) 如果在推導積分電路時考慮這些誤差，可發現積分公式將增加非線性之誤差項，如此便造成積分器之非理想。一般來說較高的直流增益與較低的積分電容比例將可減少非線性誤差。除此之外，放大器的有限頻寬與迴轉率也會影響穩定時間 (settling time)。由於輸出電壓是隨時間慢慢上升，其式子可寫為：

)

1 (

)

1 (

)

1 (

)

(

tsτ in o o

n

V

n

V

n

e

V

−

⋅

−

+

−

=

(3.15) 其中 τ 為時間常數(time constant)

BW

C

f s

+

≅

1

s

t

為取樣時間如果取樣時間不夠長，或者時間常數不夠小，那麼將造成輸出穩定電壓與理想相差太大，如此會造成誤差使解析度下降，這便是頻寬(BW)限制。一般說來時間常數必須小於五~七倍取樣時間，如此可以確保足夠的解析度。

τ

x

V

SR

<

τx V SR> Vout

Slew rate Limitation

(43)

另一方面，如果迴轉率(SR)不足以提供完全的輸出電壓爬升，那麼將使輸出電壓如圖3-13 所示，造成不平滑的曲線，也增加了穩定時間與非線性誤差，影響整個三角積分調變器的諧波失真(harmonic distortion)，降低電路之解析度。

3.4 系統規格訂定

由於各種生醫訊號都有其特定的振幅與頻率範圍，因為我們所設計的晶片是應用於生醫領堿，處理生醫訊號的轉換，所以必需先確定要處理訊號的種類，才可以依此制定規格。如圖 3-14 所示，常見的生理訊號如：眼動圖 (EOG, electrooculogram) 、腦波圖 (EEG, electroencephalogram) 、心電圖 (ECG, electrocardiogram)、肌電圖(EMG, electromyogram)、軸突動作電位(AAP, axon action potential)等等，這些訊號非常小，從幾個微伏特(Micro-volt)到數百個毫伏特(Milli-volt)，頻率從接近直位準位到幾 kHz 內[22]。

(44)

我們所設計的晶片是針對眼動圖、腦波圖、心電圖及肌電圖，所以訊號頻寬設定在 1kHz。依據 3.3 節所探討的各種電路非理想效應，因此在訂定規格時，要將訊號雜訊比(SNR)略高估一些，而為了能辨識出生醫訊號的微小變化，則需要足夠的動態範圍(dynamic range)，所以預定要達到的解析度為 10 位元(一階)與 14 位元(二階)。表 4 為我們訂定的系統規格。表 4 : 三角積分調變器規格 Parameter Specification Technology 0.35um CMOS Power Supply 3.0V Sample Frequency 256 kHz

Bandwidth 1 kHz OSR 128

Mode 1：Two Channel 10-bit A/D Converters

Order 1st SNR > 60 dB

Reconfigurable Mode 2：One Channel 14-bit A/D Converter Order 2nd

(45)

4 第四章可重組三角積分調變器之設計

與模擬

本章節裡，我們將設計實現一個可應用於生醫訊號量測之可重組三角積分調變器，由兩個一階系統串接，可以重組為高解析度的二階或較低解析度的一階架構。預計所接受的訊號頻寬為 1kHz，在超取樣倍率 128 倍下，可達到之解析度在二階為14 位元，而在一階則有 10 位元。

4.1 系統設計

本系統採用兩個分別的一階架構，在訊號輸入端以一控制器(解碼器+開關電路)做訊號路徑切換，可選擇輸出為兩個一階或是二階的效果，系統方塊如圖 4-1 所示。 Signal Input Controller Integrator Integrator Integrator1 Integrator2 D/A D/A D/A Comparator Comparator Comparator 10bit 10bit 14bit 圖 4-1 : 可重組三角積分調器系統方塊圖以下我們解釋系統如何運作，如圖 4-1 中，藍色區塊表示兩個訊號輸入分別

(46)

的一階架構，這時有兩個分別的輸出，解析度為 10bit，而紫色區塊為兩個一階架構重組而成的一個二階架構，重組過程如圖4-2(a)，重組後得到一個二階架構如圖4-2(b) ，解析度為 14bit。 Signal Input Controller Integrator D/A Comparator Integrator D/A Comparator (a) Signal

Input Controller Integrator1 Integrator2

D/A

Comparator 14bit

(b)

圖 4-2 : 可重組三角積分調變器重組流程 (a)重組前 (b)重組後為二階系統

(47)

4.2 交換電容式積分器

積分器是在建立三角積分調變器系統中很重要的一塊電路。設計積分器有許多方法，以架構而言可以分為離散時間型與連續時間型，隨著製程的進步積體電路的有效元件長度的縮小，電路的積集密度逐漸增加下，積體電路技術已經一日千里。然而在實際製程技術上，電阻的製造比電容來的困難，受到製程變異的影響也相對地大，反觀電容卻具有極小的不匹配率。而離散時間型積分器的優點是可以很準確，適合使用在低頻訊號。因此在積體電路中離散時間型的交換電容 (Switched Capacitor, SC))式電路已相當純熟，所以我們使用交換電容技術來實現此積分器[7]，由於 SC 電路同時具有取樣與保持(S/H, sample and hold)的功能，

所以不需要額外的電路做S/H，對於高解析度電路的應用是相當的普遍。

4.2.1 不受寄生電容影響積分器

如圖 4-3 所示。此為一個與寄生電容較無關之非反向積分器 (parasitic-insensitive integrator)，允許應用於高解析度之電路，適合使用於三角積分調變器，依其動作原理可分為取樣模式與積分模式。在取樣模式(sample mode) 時，

Φ

₁ 接通如圖 4-4(a)所示，此時會儲存電荷

(

C

_s

⋅

V

_in

(

nT

−

T

))

於取樣電容 ) (C_s 內。當積分模式(integrator mode)時，

Φ

₁ 關閉

Φ

₂ 接通，如圖 4-4(b)所示，由於取樣電容二邊接地導致電荷轉移至積分電容(C 內，最後我們可以將積分器_i) 寫成式子：

)

1 (

)

1 (

)

(

=

−

+

V

n

−

C

n

V

n

V

_i i s o o

(4.1)

(48)

圖 4-3 : 不受寄生電容影響之積分器

(a) (b)

圖 4-4 : (a)取樣模式 (b)積分模式

進一步我們可以在積分器內部利用CDS(Correlated Double Sampling)技術，

去消除放大器之偏移電壓(offset voltage)、

f

1

雜訊以及有限放大增益[23]。此技

術廣泛應用於SC 電路中去實現高解析之 S/H(sample and hold)與積分電路。如圖

4-5 所示，在積分器內加入一個適當的C ，當ds

Φ

1 開啟時，去儲存放大器之輸入誤差，當

Φ

₁ 關閉且

Φ

₂ 開啟時，放大器之輸入誤差將被上半週期儲存於C ds 之電荷所消除，可用下式表示為： n n o

n

V

Z

V

2 1

)

(

=

−

− (4.2)

(49)

由上式(4.2)可看出放大器低頻雜訊將經過高通濾波器而被移除，如此便增加了此積分器的解析度

圖 4-5 : 加入 CDS 技術之積分器

以上我們介紹的為單端積分器，如果我們將積分器接成全雙端架構(Fully differential)，如圖 4-6 所示，將可以達到以下幾點優點[24]：

1. 壓抑了偶數次諧波(even order harmonic distortion)，使得全部諧波失真 (THD)降低。

2. 改善取樣雜訊，增加了元件之解析度。 3. 輸入訊號範圍為單端電路之二倍。

因此在調變器系統中的電路，我們皆選擇以全差動式電路來實現，雖然會增加晶片製作的面積，及成本，但這些優點使高解析度得以達成，是值得的。

(50)

Cs Cs Cds Cds Φ1 Φ1a Φ1 Φ2 Φ2 Φ1a Φ1a Φ1a Φ2a Φ2a Vin+ Vin-Ci Ci 圖 4-6 : 全雙端積分器

4.3 運算放大器

在積分器中最主要的主體為運算放大器，由之前的說明可知運算放大器的規格會影響積分器的非理想性，也是決定整體系統的速度與效能。針對各種運算放大器的架構，我們可以依其效能來做分類，如表5[15]所示：表 5 : 各種架構運算放大器效能比較 Gain Output Swing Speed Power dissipation Noise Telescopic Medium Medium High Low Low Folded-cascode Medium Medium High Medium Medium

Two-stage High Highest Low Medium Low Gain-boosting High Medium Medium High Medium

(51)

我們所使用的是全差動摺疊疊接運算放大器 (Fully differential folded-cascode)。在設計之初要考量的是輸入差動對選擇，若是速度考量，NMOS

具有較大的電子漂移率

μ

n

>

μ

p，且因單增益頻寬與輸入差動對的轉導值成正

比，故NMOS 輸入差動對適用於高速的應用;而 PMOS 輸入差動對因使用 N-well

製程，將body 與整塊矽基板的 P-substrate 隔開，所以有較低的基板雜訊，且因 flicker noise f WLC K ox f 2 = ，其中1/f 雜訊係數

K

fp

<

K

fn，故 PMOS 具有較低的 1/f 雜訊，適用於低雜訊和高精度的領堿。基於我的運算放大器是使用在低速和高解析度的三角積分調變中，故選用PMOS 做我們的輸入差動對。

(a) (b) 圖 4-7 : (a)全差動摺疊疊接運算放大器 (b)共模回授(CMFB)電路在全動運算放大器中，需使用CMFB(common-mode feedback)電路來定義輸出共模準位[7]，CMFB 有分連續時間和離散時間兩種。我們使用的是離散時間 CMFB，如圖 4-7(b)所示為我們所選用的交換電容式 CMFB。由於這種CMFB 電路架構對放大器的輸出會有電容負載效應，所以必需選擇

(52)

當的電容大小。如果太大會對放大器輸出產生overload，太小則會容易受到開關電荷注入影響，而產生輸出共模偏移電壓。一般選擇C1/C2 約為 1/4 ~ 1/10 之間。偏壓電路的設計中，我們使用的是constant-gm wide-swing 的架構[7]，如圖 4-8 所示。其中 M1~M8 產生自我偏壓(self-bias)，並利用 Rb來產生一不受製程影響的固定gm，且使用疊接(cascode)電晶體來增加偏壓電路輸出阻抗，和寬大的操作範圍。由於電路一開始並無電流，所以需加上一個啟動電路(M15~M18)，來啟動各電晶體電流，且能快速穩定的進入飽和區正常工作，以得到所需之輸出電壓。 Vdd Vss M2 _M3 M1 M4 M8 M6 M9 M7 M5 M10 M11 M12 M13 M14 M15 _M16 M17 M18 Vss Rb Vbp1 Vbp2 Vbn2 Vb4 Vbn1 圖 4-8 : constant-gm wide-swing偏壓電路圖 4-9 為運算放大器的增益與頻率響應圖，而在表 6 中則列出了運算放大器在不同溫度下的規格。

(53)

圖 4-9 : 運算放大器之 (a)增益響應 (b)頻率響應表 6 : 不同溫度之運算放大器規格 Temperature T=-25° _T=50°_T=85° DC gain 65 dB 68 dB 64 dB Phase Margin 72° 71° 70° Unity-gain Freq. 55MHz 61 MHz 62 MHz Slew Rate 25.5V/μs 26V/μs 26.5V/μs Input Range 0V ~ 2.2V 0V ~ 2.2V 0V ~ 2.2V Output Swing 0.2V ~ 2.8V 0.2V ~ 2.8V 0.2V ~ 2.8V Power 0.78 mW 0.91 mW 1 mW Load 2 pF 2 pF 2 pF

68 -118

55MHz

(a) (b)

(54)

4.4 比較器

在本系統中，我們採用一位元量化器，主要是考量到電路的線性問題，而一位元量化器就是一比較器如圖 4-10[25]，是由一前置放大器加上閂鎖(latch)器組合而成。當輸入訊號VI+ > VI-時，輸出Y 就會被拉到 VDD反之 Y＇會被拉到 VDD。圖4-11 為模擬結果。圖 4-10 : 一位元比較器圖 4-11 : 比較器模擬結果 Y Y’

(55)

4.5 時脈產生器

圖4-12 為我們使用的時脈產生器[25]，用來提供三角積分調變器各電路所需

的時脈訊號。三角積分調變器所使用到的時脈相位有P1、P2、Pa1、Pa2 及其反

相等非重疊(Non-overlapping)時脈。其中 P1 與 Pa1 時脈為同時開啟，但 Pa1 比 P1 提早關閉，同樣的 Pa2 也比 P2 提早關閉，如此的設計是為減少取樣電路上的誤差，如通道電荷注入誤差等[10]，模擬結果如圖 4-13 所示。

(56)

圖 4-13 : (a) P1、P2 非重疊時脈及 Pa1 (b)P1、P2 非重疊時脈及 Pa2

4.6 電路模擬結果

圖4-14 分別為一階與二階三角積分調變器系統電路圖，使用台積電 0.35um

2P4M CMOS 製程製作，供應電源 3V，而外部參考電壓為 Vref+為 2V、Vref-為 1V，經 HSPICE 模擬後，在取樣頻率 256kHz，訊號頻寬為 1kHz，超取樣率為 128 倍的情況下，一階輸出 SNR 可達到 66dB，二階 SNR 可達到 86dB，輸出頻

(57)

(a)

(b)

(58)

(a) (b) 圖 4-15 : (a)一階 (b)二階三角積分調變器輸出頻譜此外，我們在製程變異的模擬方面，針對二個corner(FF、SS)對二階進行模擬，如圖 4-16 所示。電壓變異的模擬方面，我們對電源電壓正負 10%的變異模擬，也就是針對電壓變異由2.7V 與 3.3V 進行模擬，如圖 4-17 所示。 (a) FF:SNR=75dB

(b) SS:SNR=80dB 圖 4-16 : (a)FF (b)SS 二階三角積分調變器輸出頻譜

(59)

(a) 2.7V:SNR=85dB (b) 3.3V:SNR=82dB 圖 4-17 : (a) 2.7V (b) 3.3V 二階三角積分調變器輸出頻譜表 7 : 三角積分調變器規格表 Process TSMC 0.35um 2P4M Supply Voltage 3V Temperature range -25° ~ 85° Order 一階二階 Signal Bandwidth 1kHz Sampling Frequency 256kHz SNR 66 dB 86 dB Resolution 10 bit 14 bit Power Dissipation 2.1 mW 3 mW

應用於生醫訊號之可重組三角積分調變器設計

國

立

交

通

大

學

電機學院 IC 設計產業研發碩士班

碩

士

論

文