在本篇論文中，第三章已討論各項製程差異對電容結構元件電性 的影響，而第四章中討論的是進一步將氧化鋁/二氧化鉿交錯層應用 在多晶矽薄膜記憶體上，特性仍有改進空間。製程方面，應更精準計 算介電質蝕刻率與介電質對多晶矽通道的選擇比，避免過度蝕刻造成 元件失敗。在設計實驗條件方面，採用二氧化矽作為穿隧氧化層應能 提升電荷保持力，二氧化矽有良好的熱穩定性與高能障，但多晶矽上 所熱成長氧化物品質並不好，因此可以採用以四乙基矽氧烷(TEOS) 氣體進行低壓化學氣相沉積，但此製程沉積厚度較難以掌握，因此必 須精準控制四乙基矽氧烷流量。若要更進一步提升電荷儲存力但不增 加等效厚度，穿隧氧化層可以使用四乙基矽氧烷所沉積的矽氧化物搭 配原子層沉積法的氧化鋁，如此一來可以利用兩材料的能障差，當元 件在寫入模式時，閘極給予正電壓，因此通道的電子所看到的只有二
氧化矽的能障，因此電子容易從通道注入電荷儲存層中，提升寫入速 度，而當元件處於電荷保持模式時，電子與通道間看到的是氧化鋁與 二氧化矽的能障，因此和相同等效厚度的二氧化矽穿隧氧化層元件相 比，即使電場強度相同，使用二氧化矽與氧化鋁雙層結搆作為穿隧氧 化層的元件能提升電荷保持力且不犧牲寫入速度，不過這種結構必需 精準控制兩層的厚度，過厚的穿隧氧化層會使寫入/抹除困難。
在電荷阻擋層材料選取方面，必需要有熱穩定性佳且高能障高介 電常數的特性，雖然利用四乙基矽氧烷所沉積的矽氧化物有具有優良 的熱穩定性與高能障，但因介電常數太低，因此厚的電荷阻擋層雖然 可以減少元件在抹除時背部電子的注入，但卻會使電場大幅減弱，降 低寫入/抹除速度。在第四章中是採用 10 奈米的氧化鋁作為電荷阻擋 層，由第四章可知，但經過攝氏 900 度/60 秒退火後會使漏電過大，
導致許多負面效應，因此加厚至 20 奈米是比較合適的。
在閘極材料選擇方面，白金雖然具有高功函數，但在製程上應用 不易，因此選用高功函數的 p+多晶矽做為閘極材料，多晶矽閘極具有 高度製程穩定性與相容性，並能搭配自對準矽化鎳源/汲/閘極製程，
可以降低接觸阻抗，提升元件特性。
後續的研究分為電容與多晶矽薄膜記憶體兩部份，在電容方面，
試片 C 與試片 E 部份，電荷儲存層中氧化鋁/二氧化鉿比例不同，但
可能因為退火時間不足的緣故，在記憶窗口特性表現上沒有明顯差 異，建議後續的研究可以將退火時間拉長至 60 秒以上，如此可以更 明確分析電荷儲存層中二氧化鉿比例的效應。多晶矽薄膜記憶體的研 究，建議可以使用使用四乙基矽氧烷所沉積的矽氧化物搭配原子層沉 積法的氧化鋁作為穿隧氧化層，20 奈米的氧化鋁作為電荷阻擋層，
而電荷儲存層雖然可以改變材料來調變合適的功函數，但在製程穩定 性與相容性方面，尚有許多問題需要解決，因此是相當值得繼續研究 的。