氧化鋁/二氧化鉿交錯層應用於非揮發性記憶體特性研究

國立交通大學

電子工程學系 電子研究所碩士班

碩 士 論 文

氧化鋁/二氧化鉿交錯層應用於非揮發性記

憶體特性研究

A study on the application of Al

₂

O

₃

/HfO

₂

laminate on nonvolatile memory

研

究

生：蔡依成

指 導 教 授：崔秉鉞 教授

中華民國九十八年九月

氧化鋁/二氧化鉿交錯層應用於非揮發性記憶體

特性研究

A study on the application of Al

₂

O

₃

/HfO

₂

laminate on nonvolatile memory

研究生：蔡依成 Student : Yi-Cheng Tsai

指導教授：崔秉鉞 Advisor : Bing-Yue Tsui

國立交通大學

電子工程學系 電子研究所 碩士論文

A thesis

Submitted to Department of Electronics Engineering & Institute of Electronics College of Electrical and Computer Engineering

National Chiao Tung University In Partial Fulfillment of the Requirement

For the Degree of Master In

Electronic Engineering 2009

Hsinchu, Taiwan, Republic of China

氧化鋁/二氧化鉿交錯層應用於非揮發性記憶體

特性研究

研究生: 蔡依成 指導教授: 崔秉鉞 國立交通大學電子工程學系 電子研究所碩士班 摘 要 本論文提出以原子層沉積法沉積氧化鋁/二氧化鉿交錯層作為快閃式非揮發 性記憶體的電荷儲存層。製作的電容結構以及薄膜電晶體結構，採用高介電常數 材料氧化鋁作為電荷阻擋層，並分別使用高功含數材料白金與 p+ 多晶矽作為電容 結構元件與多晶矽薄膜記憶體結構元件之閘極，以降低元件抹除時背部電子注入 與等效厚度。論文討論記憶體的基本電性，包括記憶窗口、寫入/抹除速度、電 荷保持力、耐久性與抗擾性，並且進一步討論製程差異所造成的電性影響與原 因，包括氧化鋁/二氧化鉿交錯層重複次數、形成奈米顆粒退火時間與電荷阻擋 層厚度的改變。 在電容部份，發現經過攝氏 900 度/60 秒退火後的元件記憶窗口較經過攝氏 900 度/30 秒退火後的元件大，而此攝氏 900 度/60 秒退火會使氧化鋁些微結晶， 造成元件抹除速度下降，而將氧化鋁加厚為 20 奈米，則可大幅降低漏電。此記

百分之 83，並在耐久性與抗擾性上有不錯的特性。在多晶矽薄膜記憶體部份， 閘極介電質與電容元件相似，但因改將氧化鋁作為穿隧氧化層，經過高溫退火後 有結晶狀況，因而導致許多負面效應。總結而言，使用氧化鋁/二氧化鉿交錯層， 有不錯的電荷儲存力，但必需搭配可靠的穿隧氧化層與電荷阻擋層，使元件在高 溫製程後有良好的可靠度，因此值得進一步研究。

A study on the application of Al

₂

O

₃

/HfO

₂

laminate on nonvolatile memory

Student: Yi-Cheng Tsai Advisor: Bing-Yue Tsui

Department of Electronics Engineering

Institute of Electronics

National Chiao Tung University

Abstract

In this thesis, we proposed an Al2O3/HfO2 nano-laminate deposited by atomic

layer deposition (ALD) method as the trapping layer of the flash type non-volatile memory. Both capacitor and thin-film transistor (TFT) structures were prepared. In order to suppress the back-side injection during erase period and to reduce the equivalent oxide thickness, high work-function gate (platinum for capacitor and P+ poly-Si for TFT) and Al2O3 blocking layer was utilized, respectively. The whole

memory characteristics including memory window, program/erase speed, retention, endurance, and disturbance were evaluated and discussed in the thesis. Furthermore, the effects of process conditions, including the number of Al2O3/HfO2 nano-laminate

periods, post-deposition annealing (PDA) condition, and blocking layer thickness were also studied.

On the capacitor samples, a 900°C/60sec PAD can result in a larger memory window than a 900°C/30sec PAD. But the erase speed degrades due to crystallization of the Al2O3 blocking layer. Increasing Al2O3 blocking layer thickness from 10 nm to

20nm can strongly reduce the leakage current. Therefore, a 6V memory window after ±15V program/erase (P/E) operation for 1 sec can be achieved. About 83% of the window still remains after 105 sec. Well endurance and disturbance properties are also observed. On the TFT-memory samples, the structure of the dielectric stack is similar to that on the capacitor samples, the main difference is the SiO2 tunneling layer was

replaced by Al2O3. The TFT structure exhibits faster program speed. However,

because of the crystallization of the Al2O3 tunneling layer, several drawbacks such as

poor retention due to charge loss through the Al2O3 tunneling layer, poor endurance,

and poor gate disturbance.

In conclusion, the Al2O3/HfO2 charge trapping layer proposed in this thesis

exhibits good electrical performance and storage capability. The main issue of this structure would be the quality of both the tunneling and blocking layers. These layers should behave excellent thermal stability during the proceeding fabrication process and is worth further researches.

誌謝:

兩年忙碌的碩士班生活，也隨著論文的完成而進入尾聲，首先， 要感謝我的指導老師-崔秉鉞博士對我耐心的指導，讓我在這兩年中 學習到做研究的態度和方法，也培養出我面對問題時的解決能力，還 有感謝老師在我最後撰寫論文時的細讀與修改，另外值得一提的是， 老師對於學術上的正派原則更是讓我欽佩。 感謝實驗室的各位同仁，感謝謝志民學長與盧季霈學長對我實驗 上的指導，還有感謝李振銘學長在實驗上的大力幫忙還有機台訓練， 還有感謝各位已畢業的學長姐對我的幫助，另外也感謝我的同學們-王俊凱、賴瑞堯、余昆武與實驗室的各位學弟的幫忙，謝謝你們! 接著，我要感謝國家奈米元件實驗室與交大奈米中心提供優良的 製程環境，也要感謝財團法人工業技術研究院電光所的蔡銘進組長和 辜佩儀工程師提供設備的支援。 最後，我要感謝我的家人與朋友，在我遭受挫折或沮喪時給我安 慰與能量，使我有勇氣面對困境並得以順利突破，謝謝你們。

目錄

中文摘要...I 英文摘要...III 誌謝...V 目錄...VI 表目錄...IX 圖目錄...X 第一章 緒論 1-1 快閃記憶體的發展...1 1-1.1 懸浮閘結構非揮發性記憶體...1 1-1.2 SONOS 結構非揮發性記憶體...2 1-1.3 奈米顆粒結構非揮發性記憶體...4 1-2 研究動機...5 1-3 論文架構...7 第二章 元件設計與製備流程 2-1 氧化鋁/二氧化鉿交錯層電容...12 2-1.1 簡介...12 2-1.2 氧化鋁/二氧化鉿交錯層電容元件製程步驟...13 2-2 氧化鋁/二氧化鉿交錯層薄膜記憶體...14

2-2.1 簡介...14 2-2.2 氧化鋁/二氧化鉿交錯層薄膜記憶體元件製程步驟..15 第三章 氧化鋁/二氧化鉿交錯層電容特性 3-1 簡介...27 3-2 記憶窗口與寫入/抹除速度...27 3-3 電荷保持力(retention)與元件耐久性(endurance) ...32 3-4 抗擾性(disturbance) ...35 3-5 結論...35 第四章 氧化鋁/二氧化鉿交錯層薄膜記憶體特性 4-1 簡介...56 4-2 電性討論...56 4-2.1 記憶窗口與寫入/抹除速度...56 4-2.2 電荷保持力...58 4-2.3 元件耐久性...58 4-2.4 抗擾性...59 4-3 結論...61 第五章結論與展望 5-1 結論...75 5-2 未來展望與後續研究建議...77

參考文獻...80 個人簡歷...86

表目錄

第二章 表 2-1 電容元件詳細體製程條件。...17 表 2-2 多晶矽薄膜記憶體製程條件。...18 第三章 表 3-1 本篇論文電容結構元件與參考文獻特性對照表。...38

圖目錄

第一章 圖 1-1 非揮發性記憶體示意圖 (a)懸浮閘記憶體。(b)SONOS 記憶 體。(c)nano-dot 記憶體。...9 圖 1-2 非揮發性記憶體示意圖 (a)懸浮閘記憶體因漏電路徑而流失 電荷(b)SONOS 記憶體側向電荷遷移的現象。...10 圖 1-3 閘極介電質能帶示意圖。...11 第二章 圖 2-1 二氧化鉿電容之剖面 TEM 圖。...19 圖 2-2 二氧化鉿電容之製程步驟示意圖。(a) RCA clean 後於垂直爐

管成長乾氧氧化層。(b)沉積氧化鋁電荷儲存層與阻擋層。(c) 背面鍍鋁完成。...20 圖 2-3 二氧化鉿記憶體之製程步驟示意圖。(a)poly-SOI 晶圓完成。 (b) 電荷阻擋層沉積完成。(c)閘極定義完成。(d)spacer 完 成。(e)元件自對準全矽化鎳閘極製程完成。...22 第三章 圖 3-1 (a)sample C 電荷儲存層放大圖。(b) sample D 電荷儲存層

放大圖。(c) sample E 電荷儲存層放大圖。...39 圖 3-2 sample C±5V 掃描範圍的電容-電壓曲線。...41 圖 3-3 (a)sample A 不同掃描範圍的電容-電壓曲線。(b) sample B 不同掃描範圍的電容-電壓曲線。(c) sample C 不同掃描範 圍的電容-電壓曲線。(d) sample D 不同掃描範圍的電容-電壓曲線。(e) sample E 不同掃描範圍的電容-電壓曲線。.42 圖 3-4 氧化鋁電荷阻擋層經過攝氏 900 度/60 秒快速退火的 TEM 圖。...45 圖 3-5 (a) sample B 初始電容-電壓曲線與經過寫入/抹除操作後的 電容-電壓曲線 。(b) sample D-E 初始電容-電壓曲線與經 過寫入/抹除操作後的電容-電壓曲線。(c) sample C 初始電 容-電壓曲線與經過寫入/抹除操作後的電容-電壓曲線。..46 圖 3-6 sample A-E 在±15 伏操作下 7 顆元件的記憶窗口統計分佈。

(Box chart:box range 為一倍標準差，whisker 為 data 的 10%-90%)...48 圖 3-7 (a)sample A-E 操作電壓為+15 伏的寫入速度 (b) sample A

與 sample B 不同操作電壓下的寫入速度。...49 圖 3-8 (a) sample A-E 操作電壓為+15 伏的抹除速度 (b) sample A

圖 3-9 sample A-E 平帶電壓隨時間變化。...51

圖 3-10 sample A-B 與 sample D 經過+15 伏 1 秒操作經過 105秒後寫 入態平帶電壓值統計圖。...52 圖 3-11 sample A 與 sample B 在不同條件下的電荷保持力。...53 圖 3-12 sample A-E 元件平帶電壓對寫入/抹除次數圖。...54 圖 3-13 (a)寫入態抗擾性。(b)抹除態抗擾性。...55 第四章 圖 4-1 元件的基本汲極電流-閘極電壓曲線。...62 圖 4-2 元件初始的汲極電流-閘極電壓曲線與寫入/抹除±12 伏 0.1 秒後的汲極電流-閘極電壓曲線。...63 圖 4-3 不同寫入電壓下元件下臨界電壓平移量對寫入時間圖。....64 圖 4-4 不同抹除電壓下元件下臨界電壓平移量對寫入時間圖。....65 圖 4-5 元件在攝氏 25 度下，臨界電壓對時間的變化。...66 圖 4-6 臨界電壓對寫入/抹除次數的變化。...67 圖 4-7 試片甲經過 1 次與 1 萬次寫入/抹除操作後的電流-閘極電壓 曲線。...68 圖 4-7 試片 D 經過 1 次與 1 萬次寫入/抹除操作後的電流-閘極電壓 曲線。...69

圖 4-9 NOR 陣列圖。...70

圖 4-10 NAND 陣列圖。...71

圖 4-11 元件處於抹除態時的讀取干擾。...72

圖 4-12 (a)寫入態的閘極干擾。(b)抹除態的閘極干擾。...73

第一章

緒論

1-1 快閃記憶體的發展

近來，隨著可攜式數位產品的盛行，例如個人數位助理(PDA)、 筆記型電腦、數位像機和 USB 隨身碟等等的許多數位產品，都需要儲 存大量資料，因此對於非揮發性記憶體的需求強烈。

1-1.1 懸浮閘結構非揮發性記憶體

目前工業界成熟量產產品的技術是懸浮閘結構(floating gate) 的記憶體(如圖 1-1(a))，此結構為 D.Kahng 和 S.M Sze 於 1967 年在

貝爾實驗室(Bell Labs)發明[1]，其原理是利用中間的導電層儲存電 荷，對通道電位造成影響，而造成臨界電壓(Vth)的漂移，因此可定義 出＂0＂和＂1＂兩個狀態(state)，達到記憶的功能。此導電層內的 電荷並不會因為關掉電源而流失，因此稱為非揮發性記憶體。 懸浮閘結構記憶體擁有許多優點，包括了大的記憶窗口(memory window)、良好的寫入/抹除速度(program/erase speed)、良好的可 靠性(reliability)，因此在現今的數位儲存產品有許多應用。 但是隨著元件不斷微縮之下，懸浮閘結構記憶體也產生了許多問

題[2-3]，例如為了使記憶體有良好的電荷保持力(retention)，必需

使用較厚的穿隧氧化層，因此需要較高的操作電壓。但隨著低操作電 壓的需求，穿隧氧化層必逐漸減薄，而儲存在中間導電層電荷流失的 問題將嚴重到無法解決。除此之外，元件在基板上陣列時，相鄰的元 件彼此之間電荷藕合問題也相當嚴重，如此限制了元件陣列的密度 [4]。國際半導體技術藍圖(International Technology Rodamap for Semiconductor , ITRS)指出，懸浮閘結構記憶體無法微縮至 40 奈米世 代[5]。因此，目前有兩大類改良的結構，一是多晶矽閘極/二氧化矽/ 氮化矽/二氧化矽/矽基板(SONOS)記憶體(如圖 1-1(b))，另一是奈米 顆粒(nano-dot)記憶體(如圖 1-1(c))，分別會在 1-1.2 和 1-1.3 有 詳細的介紹。

1-1.2 SONOS 結構非揮發性記憶體

SONOS 結構記憶體(如圖 1-1(b))，就是將懸浮閘換成氮化矽，此 時的電荷儲存層已經不是導體，因此當電荷注入而儲存時，是存在非 導體的材料中，所儲存的電子無法完全自由移動。懸浮閘結構的記憶 體，其原理是利用中間的導電層儲存電荷，因此當穿隧氧化層隨元件 尺寸逐漸減薄而出現微小漏電路徑時，懸浮閘內所儲存的電荷就會完 全流失(如圖 1-2(a))。反觀 SONOS 結構記憶體，即使產生漏電路徑，

也只會使漏電路徑所在區域附近的電荷流失，因此使元件的電荷保持 特性較佳[3] [5-6]。再進一步探討，也因為 SONOS 結構記憶體在薄的穿 隧氧化層時，仍有優於懸浮閘結構記憶體的電荷保持力，因此在 SONOS 元件製程上可以使用較懸浮閘結構記憶體薄的穿隧氧化層，藉此達到 較高的寫入/抹除速度而不犧牲電荷保持力。 總歸而言，SONOS 結構記憶體擁相較於懸浮閘結構記憶體有較高 的可微縮性，較低的寫入電壓，較低的功率消耗。但是 SONOS 記憶體 仍有些缺點，例如抹除飽合(erase saturation)[7]，當電子存入氮化 矽中的深層能階時，造成電子抹除的困難(hard-to-erase)，使抹除 速度降低，若要提昇抹除速度，勢必要加大操作電壓，這會提高能量 的消耗，而二氧化矽對電洞(hole)的高能障(大約 4.5eV)也使電洞不 易由通道注入氮化矽中。除了抹除飽合之外，被儲存在氮化矽中的電 荷仍然有側向電荷遷移(charge migration)現象(如圖 1-2(b))[8]， 造成儲存電荷的持久力下降。 為了改進以上 SONOS 結構記憶體的缺點，有些改良式的 SONOS 結 構記憶體被提出，像是 Bandgap engineered SONOS(BE-SONOS) [9-10]

與氮化鉭/氧化鋁/氮化矽/二氧化矽/矽基板(TANOS) [11]。BE-SONOS

是將二氧化矽穿隧氧化層換成較薄的二氧化矽/氮化矽/二氧化矽層 (O/N/O)，如此在寫入/抹除操作時，閘極施加一個大電場會使電子和

電洞看到的等效能障厚度變薄，使載子更容易穿隧。而在電荷保存模 式(retention mode)時，載子對通道之間仍是厚的等效能障，因此大 幅改善難以抹除這個缺點，且擁有更好的寫入速度與電荷保持力。 TANOS 結構記憶體是使用氧化鋁做為電荷阻擋層(blocking oxide)， 由於氧化鋁的高介電係數使等效物理厚度降低，可提高閘極電壓的藕 合比例(coupling ratio) ，因而降低操作電壓。BE-SONO 與 TANOS 結構都能改善傳統 SONOS 記憶體的特性，但還是存在側向電荷遷移的 問題，也因此有奈米顆粒(nano-dot)記憶體被提出。

1-1.3 奈米顆粒結構非揮發性記憶體

奈米顆粒記憶體(如圖 1-1(c))，近幾年來受到很大的矚目，有 潛力成為下一世代的非揮發性記憶體。其相較於 SONOS 結構記憶體優 點主要有二，第一是當奈米顆粒被包覆在絕緣層中時，能有效防止電 荷儲存層中側向電荷遷移的現象[12]。第二是可以改變奈米顆粒的材 料來調變功函數(work function)，使得除儲存在奈米顆粒中的電子 周圍有較高的能障，能讓電荷保持力相較於 SONOS 更進一步提升 [13]，也因此可以使用較薄的穿隧氧化層與電荷阻擋層，如此可減少 操作電壓與提高寫入/抹除速度且不犧牲電荷保持力。 奈米顆粒的材質可以分成金屬與非金屬，常見的為金、鎳、氮化

鈦、二氧化鉿等等[14-19]，而奈米顆粒層的製程包括化學氣相沉積後

退 火 (post-deposition annealing) 結 晶 、 低 能 量 離 子 佈 值 (ion implantation)等等[20-23]，不同的材質各有相對應適合的製程，但 隨著元件的尺寸縮小，奈米顆粒的尺寸和密度分佈的均勻性必需有效 被控制[24-26]，這將是未來的一個重要議題。

1-2 研究動機

近來，多晶矽薄膜電晶體(poly-Si TFTs)發展出許多新的應用， 其中最明顯的的就是平面顯示器(flat panel display) ，這包括主 動 矩 陣 液 晶 顯 示 器 (active matrix liquid crystal display , (AMLCD) 。多晶矽薄膜電晶體技術最主要的優點是適合應用於多功能 主動矩陣顯示器，因為和系統面板(system-on-glass ,SOG)上的驅動 電路、感應器與週邊電路具有高製程相容性。相關文獻指出，多晶矽 薄 膜 電 晶 體 較 薄 的 活 化 層 可 以 達 到 較 高 個 導 通 電 流 (on-state current) ，較低的關閉電流(off-state current)與良好的短通道效

應(short channel effect)抑制[27-28]，然而會因為多晶矽的通道與

太薄的源極/汲極區域導致較高的串聯阻抗，並且因為晶粒邊界 (grain boundary)，使得電子在通道中的場效遷移率(field-effect mobility)下降。近幾年來多晶矽薄膜電晶體在驅動電路、感應器與

週邊電路的製程上已日漸成熟，根據已發表文獻指出，使用自對準矽 化鎳源/汲極與高介電係數介電質的使用，已達到良好的特性，包括 高導通電流、高導通/關閉電流比值、低次臨界擺幅(subthreshold swing)與低臨界電壓[29-33]，因此，可以更進一步製作出非揮發性記 憶體在系統面板上，面板空間可以更充份運用，使成本降低。 根據已發表相關文獻，將 SONOS 結構中的氮化矽電荷儲存層換成 高介電常數材料，包括二氧化鉿、鉿鋁氧化物與氧化鋯，能降低等效 厚度，並且具有不錯的記憶窗口與電荷保持力，其中特別是經過退火 後的二氧化鉿，但是連續結構的二氧化鉿電荷儲存層，仍會有電荷遷 移的現象，因此造成電荷保持力下降[34-36]，所以我們希望能在選用 二氧化鉿作為電荷儲存層時，能將之形成奈米顆粒，並且用高能障材 料作為二氧化鉿奈米顆粒的隔絕材料，如此一來能抑制奈米顆粒間的 電荷遷移現象，提升電荷保持力。有相關文獻電荷儲存層使用氧化鋁 /二氧化鉿交錯的結構，退火後可以達到二氧化鉿包覆在氧化鋁中的 效果，而電性方面，電容-電壓曲線(C-V curve)在 1MHz 頻率±16V 來 回掃描可已達到約 10.4V 的記憶窗口，並且在經過 105秒後仍有約 8V 的記憶窗口[37]。但是該論文只有單一製程條件，無法判斷製程條件 對特性有多少影響。也無從判斷所呈現數據是否已是最佳結果。該論 文也沒有寫入/抹除速度的相關數據。因此在本論文中先後製作出電

容結構與多晶矽薄膜記憶體結構元件時，電荷儲存層採用原子層沉積 法沉積氧化鋁/二氧化鉿交錯的結構，並設計製程條件，討論製程差 異對電性影響與原因，包括氧化鋁/二氧化鉿交錯層重複次數、形成 奈米顆粒退火時間與電荷阻擋層厚度的改變等。 氧化鋁/二氧化鉿交錯結構的能帶示意圖如圖 1-3，使用高能障 電荷阻擋層與高功函數的材料作為閘極，能夠減少從上電極產生的電 子進入電荷儲存層，並且由於氧化鋁的高介電常數可以降低等效厚 度，理論上具的確具有應用的潛力。所以在本篇論文兩種元件結構， 一為電容結構，一為薄膜電晶體非揮發性記憶體結構，皆是使用氧化 鋁/二氧化鉿這種交錯的電荷儲存層與氧化鋁電荷阻擋層，並且使用 白金閘極(Pt gate)於電容結構元件，而使用 p+多晶矽閘極(p+ poly-Si gate)與自對準矽化鎳源/汲/閘極於非揮發性記憶體結構，可降低接 觸阻抗，提升元件特性。

1-3 論文架構

本論文製作兩種元件結構，一是將氧化鋁/二氧化鉿交錯的結構 做為電容結構的介電層，來探討其電性。另一將氧化鋁/二氧化鉿交 錯的結構應用於非揮發性記憶體上。 第二章一開始會大略簡介這兩種元件，之後將會說明兩種元件的

製作流程和光罩設計。

第三章與第四章分別為電容結構元件與薄膜記憶體的量測結果 與討論，包括記憶窗口、寫入/抹除速度、電荷保持力、耐久性等等。

(a)

(b)

(c)

圖 1-1 非揮發性記憶體示意圖 (a)懸浮閘記憶體。(b)SONOS 記憶體。 (c)nano-dot 記憶體。

(a)

(b)

圖 1-2 非揮發性記憶體示意圖 (a)懸浮閘記憶體因漏電路徑而流失電 荷。(b)SONOS 記憶體側向電荷遷移的現象。

2 2 3 2 ~4.12eV ~1.8eV ~2.15eV ~8.5eV 圖 1-3 閘極介電質能帶示意圖。

第二章

元件設計與製備流程

2-1 氧化鋁/二氧化鉿交錯層電容

2-1.1 簡介

在本章節中，我將詳述製作電容結構元件的實驗流程，並在對其 做記憶體特性的量測，詳細結果會在第三章中介紹。本元件的上電極 是 使 用 白 金 閘 極 ， 因 為 高 功 函 數 的 緣 故 可 以 降 低 電 子 背 部 注 入 (back-side injection)，也就是減少從上電極產生的電子進入電荷 儲存層，來達到較快的電荷抹除速度[38]，而其中間的奈米顆粒電荷

儲存層是使用原子層沉積法(atomic layer deposition, ALD)交錯沉 積二氧化鉿和氧化鋁層，再將元件以高溫退火以形成奈米顆粒。使用 二氧化鉿是因為其在高溫下容易結晶並且儲存電荷[39-41]，而氧化鋁 的熱穩電性與對電子的高能障則是我們選擇的主要因素[42]，因此將 兩層材料交錯沉積可以使得二氧化鉿奈米顆粒被包覆在氧化鋁之 中，形成不連續的儲存單位，使得側向漏電降低，如此可以提高記憶 體的電荷保持力(retention)。至於上方的電荷阻擋層的材料考慮有 二，一為閘極對通道的控制能力要佳，一為減少電荷的流失，因此厚 度要足夠才能使漏電流在合理的範圍內，而介電常數則越高越好，使

得等效厚度(equivalent oxide thickness, EOT)較薄，所以我們選 用原子層沉積法沉積氧化鋁，相較於二氧化鉿，氧化鋁介電常數較 低，但有較高的熱穩定性，不易因為高溫結晶而使得漏電流大幅度提 升，元件剖面高解析度穿透式電子顯微鏡影像如圖 2-1。

2-1.2 氧化鋁/二氧化鉿交錯層電容元件製程步驟

1.全新六吋(100)p-type 晶圓。 2.使用 laser marker 對晶圓作刻號，並於 SC-1 槽中做攝氏 75 度、 10 分鐘之刻號震盪，去除刻號所產生的微粒(particle)。

3.RCA clean 後於垂直爐管成長乾氧氧化層(dry oxide)4 奈米作為穿 隧氧化層(如圖 2-2(a)) 。

4. 使用原子層沉積法交錯沉積二氧化鉿/氧化鋁作為電荷儲存層 5. 使用原子層沉積法沉積氧化鋁 10 或 20 奈米作為電荷阻擋層(如圖 2-2(b))。

6. RTA 退火形成奈米顆粒(PDA form nano-dat)。

7.使用物理氣相沉積法(Physical Vapor Deposition, PVD)搭配有孔 遮罩(Shadow mask)沉積 30 奈米白金做為閘極。

10.正面鍍鋁 400 奈米做為量測時點針接觸。 13.去除背面的原生氧化層(native oxide) 。

14.背部鍍鋁 400 奈米(如圖 2-2(c))作為電容的下電極，元件製程的 條件如表 2-1。

2-2 氧化鋁/二氧化鉿交錯層薄膜記憶體

2-2.1 簡介

隨著主動矩陣液晶顯示器的蓬勃發展與普及，多晶矽薄膜電晶體 也日漸受到重視，而多晶矽薄膜電晶體技術最主要的優點是適合應用 於多功能主動矩陣顯示器[43-44]，因為和系統面版(SOG)上的驅動電 路、感應器與週邊電路具有高製程相容性。因此，隨著電容結構元件 的完成，更進一步在多晶矽薄膜基板上製作出非揮發性記憶體。 電荷儲存層相似於電容結構仍使用二氧化鉿和氧化鋁的交錯沉 積結構，並且採用氧化鋁作為電子穿遂層與電荷阻擋層，進一步降低 等效厚度，接著使用 p+多晶矽(p+ poly-Si)做為閘極材料，因為 p+多 晶矽的高功函數(大約 5.1 電子 V 特) 作為閘極時可以降低元件在進 行抹除操作時(也就是閘極給予一個負電壓)背部的電子穿隧，因而提 高抹除速度。此外，使用自我對準矽化鎳源/汲/閘極，因為矽化鎳 (NiSi)的低電阻值可以降低接觸阻抗，使導通時的汲極電流較大 [45]。

2-2.2 氧化鋁/二氧化鉿交錯層記憶體元件製程步驟

1.全新六吋矽(100)p-type wafer。 2.使用 laser marker 對晶圓作刻號，並於 SC-1 槽中做攝氏 75 度、 10 分鐘之刻號震盪，去除刻號所產生的 particle。 3.沉積 TEOS 大約 200 奈米。 4. 使用低壓化學沉積法於 550 度沉積多晶矽 50 奈米(2-3(a)) 。 5. I-line 定義活化層圖形。 6.使用原子層沉積法沉積二氧化鋁 4 奈米作為穿遂氧化層，沉積二氧 化鉿/氧化鋁作為電荷儲存層與沉積氧化鋁 10 奈米作為電荷阻擋層 1(2-3(b))。 7. 使用低壓化學沉積法於 550 度沉積多晶矽 140 奈米做為閘極。 8. 閘極離子佈植 BF2+、5x1015 cm-2、50KeV(2-3(c))。 9.RTA 900 度 30 秒退火使閘極載子活化(activation)並使電荷儲存 層形成奈米顆粒。

10.使用電漿增強式化學氣相沈積法(plasma enhanced chemical vapor deposition, PECVD )沉積沉積二氧化矽層 35 奈米做為源/汲 極離子佈植時的阻擋層。

11.I-line 定義閘極圖形。

13.使用電漿增強式化學氣相沈積法沉積二氧化矽層 10 奈米與氮化 矽 層 50 奈 米 ， 接 著 使 用 TCP9600 向 下 乾 蝕 刻 形 成 雙 層 spacer(2-3(e))。 14.源/汲極離子佈植 p+、5x1015 cm-2、20KeV。 15.900 度 30 秒退火活化載子。 16.將試片浸泡於氫氟酸與水比例 50 比 1 的溶液中 160 秒，如此可去 除閘極上方的源/汲極離子佈植阻擋層與源/汲上的原生氧化層 17.使用物理氣象沉積法沉積 25 奈米鎳金屬層。 18.使用後段真空退火爐管攝氏 300 度 45 分鐘退火，使矽與金屬鎳反 應形成矽化鎳(Ni2Si)。 19.浸泡於攝氏 75 度硫酸與雙氧水比例 3 比 1 的溶液中 10 分鐘去除 表面未反應之鎳。 20.使用快速退火爐攝氏 500 度/30 秒使矽化鎳(Ni2Si)轉態成較低阻 抗的矽化鎳(NiSi)(2-3(f))。

表 2-1 電容元件詳細製程條件。 試片 穿隧氧化層 電荷儲存層 重複次數 電荷阻擋層 退火條件 A SiO2(4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 7 Al2O3(20 奈米) 900 度/60 秒 B SiO2(4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 5 Al2O3(20 奈米) 900 度/60 秒 C SiO2(4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 5 Al2O3(10 奈米) 900 度/30 秒 D SiO2(4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 5 Al2O3(10 奈米) 900 度/60 秒 E SiO2(4 奈米) Al2O3/HfO2 (0.8 奈米/1.2 奈 米) 5 Al2O3(10 奈米) 900 度/30 秒

表 2-2 多晶矽薄膜記憶體詳細製程條件。 試片 穿隧氧化層 電荷儲存層 重複次數 電荷阻擋層 退火條件 甲 Al2O3 (4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 5 Al2O3(10 奈米) 900 度/ 30+30 秒 乙 Al2O3 (4 奈米) Al2O3/HfO2 (1 奈米/1 奈米) 7 Al2O3(10 奈米) 900 度/ 30+30 秒 丙 Al2O3 (4 奈米) Al2O3/HfO2 (0.8 奈米/1.2 奈 米) 5 Al2O3(10 奈米) 900 度/ 30+30 秒

(a) (b) P-type Si SiO2 P-type Si SiO2 Trapping layer Blocking layer

(c)

圖 2-2 二氧化鉿電容之製程步驟示意圖。(a) RCA clean 後於垂直爐 管成長乾氧氧化層。(b)沉積氧化鋁電荷儲存層與阻擋層。(c)背面鍍 鋁完成。 P-type Si Trapping layer Blocking layer Al Al Al

(a) (b) BOX Si sub Poly-Si Poly-Si Si BOX Si Sub. Blocking layer Si Trapping layer Poly-Si Si

(c) BOX

Si Sub

. Blocking layer Si Trapping layer a-Si Poly-Si Si

(d) BOX Si Sub. Si Hard mask Poly- Si Al2O3 Poly-Si Si

(e) 圖 2-3 二氧化鉿記憶體之製程步驟示意圖。(a)poly-SOI 晶圓完成。(b) 電荷阻擋層沉積完成。(c)閘極定義完成。(d)雙層 spacer 完成。(e) 元件自對準全矽化鎳閘極製程完成。 BOX Si Sub. Al2O3 NiSi

N

+

_N

+ NiSi NiSi P+ gate Si

第三章

氧化鋁/二氧化鉿交錯層電容特性

3-1 簡介

本章討論以氧化鋁/二氧化鉿交錯層作為電容閘極介電層的基 本電性，包括記憶窗口、寫入/抹除速度、電荷保持力、耐久性與抗 擾性(disturbance)，並且進一步討論製程差異所造成的電性影響與 原因，包括氧化鋁/二氧化鉿交錯層重複次數、形成奈米顆粒退火時 間與電荷阻擋層厚度的改變等。 在以下電性討論中，將固定討論閘極圖形為圓形且直徑為 300 微 米的元件，並且固定以 100kHz 做為量測頻率，量測方式是由反轉模 式(inversion)掃描向聚集模式(accumulation)。元件剖面圖如圖 2-1，詳細製程參數已列於表 2-1。

3-2 記憶窗口與寫入/抹除速度

圖 3-1(a)-(c)分別為試片 C、試片 D 與試片 E 的電荷儲存層的高 解析度穿透式電子顯微鏡影像，可以明顯發現試片 D 經過攝氏 900 度 快速退火 60 秒之後，形成直徑大約 6 奈米的奈米顆粒，而只經過攝 氏 900 度/30 秒的試片 C 與試片 E 的電荷阻擋層，雖然氧化鋁/二氧

圖 3-2 為試片 C 在±5V 掃描下的電容-電壓曲線(C-V curve)，觀 察到在±5V 來回掃描時，平帶電壓(flatband voltage)幾乎不會改 變，所以之後的量測起始特性時，均使用±5V 掃描範圍，以確定不會 對數據與結果造成影響。圖 3-3 為試片 A-E 在±15V 掃描下的電容-電 壓曲線。由圖 3-3(c)與(e)可以觀察到試片 C 與試片 E 在±15V 來回掃 描會有約 5.2V 的記憶窗口，因此可以確定經過攝氏 900 度退火之氧 化鋁/二氧化鉿交錯層確實有儲存電荷的能力。由給予的閘極電壓與 電壓-電容曲線的平移方向來推論，可以發現當閘極電壓為正時，會 在矽基板頂端形成反轉層(inversion layer)，使電子穿隧進入氧化 鉿/氧化鋁交錯層中並且儲存；而在給予的閘極電壓為負時，會在矽 基板頂端形成堆積層(accumulation layer)，使電洞穿隧進入氧化鉿 /氧化鋁交錯層中。 由圖 3-3(c)與(e)可以發現試片 C 與試片 E 在±15V 掃描下記憶 窗口並沒有太大差異，從圖 3-1(a)(c)發現兩個試片在攝氏 900 度/30 秒退火後電荷儲存層仍然是明顯交錯的結構，因此雖然試片 E 電荷 儲存層的二氧化鉿的比例較高，應能提供較多的電荷儲存單位，但是 記憶窗口並沒有明顯優於試片 C，推測是因為退火時間太短，不足以 形成奈米顆粒，單純二氧化鉿電荷儲存力不足。 比較圖 3-3(c)與(d)發現，雖然試片 C 與試片 D 的二氧化鉿比例

相同，但試片 D 經過攝氏 900 度/60 秒退火，±15V 來回掃描的記憶窗 口比試片 C 的記憶窗口大了大約一倍，而且電容值也稍稍提高。推測 是因為試片 D 經過了較長時間的退火，氧化鋁/二氧化鉿交錯層中形 成二氧化鉿的奈米顆粒，如圖 3-1(b)，使電荷儲存力提高，並且可 能因為有二氧化鉿結晶造成介電常數增大，使得電容值上升。而由聚 集 模 式 的 電 容 值 求 得 電 容 等 效 厚 度 (capacitor equivalent thickness, CET)，擷取方式依據 3-1 式: 2 SiO acc CET C 0 ε ε Α = _{(3-1 式)}

其中

C

_acc為偏壓在聚集區的電容值，A 為電容閘極的面積，

ε

0和

ε

SiO₂

分別為真空中與二氧化矽的介電常數。試片 C 與試片 D 具有相同的物 理厚度，從 3-1 式可以求得試片 C 的電容等效厚度是 10.7 奈米，而 試片 D 的等效厚度下降為 9.6 奈米，意謂著退火 60 秒相較於退火 30 秒試片介電常數的提高。 值得一提的是，我們也有製作和試片 C 與試片 D 完全相同結構的 試片，但增加退火條件為攝氏 900 度/90 秒，不論在±15V 來回掃描或 寫入/抹除速度方面皆和試片 D 沒有顯著差異，因此不將其電特性納 入本論文中，以免過多的製程條件造成混淆與文字敘述的不易。 圖 3-3(b)為試片 B 的±15V 描下的電容-電壓曲線，明顯觀察到在

製程上的差異僅是電荷阻擋層加厚為 20 奈米。由圖 3-4 可以發現氧 化鋁在經過攝氏 900 度/60 秒退火後有些許結晶的現象，因此我們推 測試片 D 在抹除操作下，因為電荷阻擋層太薄，造成背部電子注入， 所以抹除速度下降，而將電荷阻擋層加厚為 20 奈米的試片 B 則大幅 降低抹除時背部電子注入的情況。 試片 A 與試片 B 在±15 掃描下並無明顯差異，推測應該是在±15V 的操作電壓下，重複 5 次的氧化鋁/二氧化鉿交錯層已能提供注入電 子足夠的電荷儲存單位，因此和重複 7 次的氧化鋁/二氧化鉿交錯層 並無差明顯差異。 圖 3-5 為試片 B, C, D, E 的原始電壓-電容曲線以及閘極電壓 給予+15V/1 秒與-15V/1 秒後的電壓-電容曲線，發現試片 C 與試片 E 皆有都大約 4V 的記憶窗口，而經過攝氏 900 度/60 秒退火的試片 D 有大約 4.6V 的記憶窗口。比較試片 D 和試片 C，試片 D 寫入端大約 多了 1.3V 而抹除端卻小了 0.7V 的平帶電壓平移量。從圖 3-5(a)、 (b)可以發現試片 B 和試片 D 相比，試片 B 在閘極給予+15V/1 秒操作 下，寫入端平帶電壓平移量表現和試片 D 相差不多，但抹除端的平 移量卻大了一倍以上，但使用厚度 20 奈米的氧化鋁會使電容等效厚 度提高，當閘極給與相同電壓時試片 B 的電場會較小於試片 D，除此 之外，因為電容等效厚度不同，會造成相同的平帶電壓平移量，但實

際上介電層中所儲存的電荷量不同，經過計算，試片 B 與試片 D 在相 同寫入條件時所儲存的電子量分別是 0.54nC 與 0.59nC，差異不大， 而在抹除時所儲存的電洞量分別是 0.385nC 與 0.21nC，試片 B 的確 在相同抹除調件時能儲存較多的電洞，因此我們更進一步驗證了稍早 的推論。試片 C 與試片 E 即使電荷儲存層中二氧化鉿比例不同，但 因為退火時間不足，所以記憶窗口與寫入/抹除速度並無明顯差異， 而試片 D 經過攝氏 900 度/60 秒退火後，會在氧化鋁/二氧化鉿交錯 層中形成奈米顆粒提升電荷儲存力，不過也會使氧化鋁電荷阻擋層結 晶，造成抹除操作時電子從閘極注入電荷儲存層中，所以寫入速/提 高但抹除速度降低。而將電荷阻擋層加厚為 20 奈米的試片 B，在抹 除速度方面比試片 D 快了一倍且沒有犧牲寫入速度，這是因為 20 奈 米的氧化鋁大幅降低抹除操作下背部電子注入，而且氧化鋁的高介電 常數是使等效厚度沒有增加太多的原因。 圖 3-6 為試片 A-E 在±15V 操作下，7 個電容的記憶窗口統計分 佈，記憶窗口的定義為寫入態(program state)的平帶電壓與抹除態 (erase state)平帶電壓之差。在此操作條件下，試片 A 與試片 B 的 記憶窗口最大，而試片 D 只略大於試片 C 與試片 E。圖 3-7(a)為試 片 A-E 操作電壓為+15V 的寫入速度，在此我們將寫入速度的定義為 先將元件操作為抹除態後，給予+15V 不同脈衝時間(pulse width)，

記錄不同寫入條件下平帶電壓的平移量，同理，抹除速度是先將元件 操作至寫入態，再記錄不同抹除條件下平帶電壓的平移量。圖 3-7(b) 為試片 A 與試片 B 不同操作電壓下的寫入速度，我們可以觀察到試 片 A 與試片 B 在+15V/1 秒的寫入電壓之下，寫入速度是沒有明顯差 異的，但我們將寫入電壓加大為+18V，試片 A 與試片 B 的記憶窗口 就差了 1.2V，並且由圖中曲線可以看出，試片 B 在寫入條件為+18V/1 秒的記憶窗口只比+15V/1 秒大了 0.6V；試片 A 在寫入條件為+18V/1 秒的記憶窗口比+15V/1 秒大了 1.6V，可能原因是重複次數 5 次氧化 鋁/二氧化鉿交錯層的元件因為等效厚度較薄，因此電場較強，而重 複次數 7 次氧化鋁/二氧化鉿交錯層的元件，雖然電場較弱，但因二 氧化鉿總合較厚所以電荷捕獲位置比較多。，因此當操作電壓為+15V 下，電場強度與捕獲位置多寡兩因素互相抵消，因此試片 A 與試片 B 的寫入速度表現是差不多的，但在+18V 操作電壓下，重複次數 5 次 氧化鋁/二氧化鉿交錯層的元件所能補獲的電荷量已達飽合，而複次 數 7 次氧化鋁/二氧化鉿交錯層的元件卻能持續儲存電荷，因此在 +18V/1 秒下試片 A 能夠有比較快的寫入速度。圖 3-8(b)為試片 A 與 試片 B 不同操作電壓下的抹除速度，也有發生相同的現象。

3-3 電荷保持力與元件耐久性

電荷保持力的量測方法是先給予元件一個寫入電壓，使元件進入 寫入態，接著從+5V 掃描到-5 得到電壓-電容曲線，因此可以得到寫 入態的平帶電壓的數值，由圖 3-2 可以得知+5V 到-5V 的掃描範圍並 不會造成平帶電壓的平移，相同方法可以得到抹除態的平帶電壓的數 值，再將平帶電壓對所經過的時間作圖。圖 3-9 為試片 A-E 在攝氏 25 度的電荷保持力，在經過 105秒後，試片 A 仍有百分之 83 的記憶 窗口，而試片 B 與試片 D 剩百分之 76 與 70，但因試片 D 抹除態的 平帶電壓在經過-15V/1 秒操作後只能到達-1.5V，總記憶窗口為 4.6V，比試片 A 與 B 小了 1.5V，所以上述比較不夠公正。圖 3-10 為 試片 A、B、D 經過+15V/1 秒操作的寫入態平帶電壓值經過 105秒後的 統計圖，由此圖可以明顯發現試片 A 的電荷保持力優於試片 B 與試 片 D。推測原因是重複 7 次的氧化鋁/二氧化鉿交錯層再退火後，能 夠形成較大的奈米顆粒，當電子儲存在奈米顆粒中時，尚未到達儲存 單位的飽合電量，同時電荷間的庫倫(Coulomb)斥力較小。另一方面， 較大奈米顆粒的量子侷限效應(quantum confinement effect)較輕 微，使儲存在二氧化鉿中的電子能看到比較高的能障，因此試片 A 能夠有較佳的電荷保持力。而試片 B 和試片 D 同樣都是重複 5 次的 氧化鋁/二氧化鉿交錯層，但試片 B 的電荷保持力卻略優於試片 D， 推測是因為試片有較厚的電荷阻擋層，因為當電荷被儲存時，漏電路

徑有可能穿過穿隧氧化層到通道中，也有可能穿過有些微結晶現象的 氧化鋁電荷阻擋層到閘極，而較厚的電荷阻擋層能減少此漏電路徑。 圖 3-11 試片 A 與試片 B 在不同條件下的電荷保持力，可以發現 若將試片 A 與 B 操作在和試片 C 與 E 一樣較小的記憶窗口，電荷保 持力可以達到經過 105秒仍有百分之 90 的記憶窗口，而若將試片 A 升溫至攝氏 85 度，在經過經過 105秒後只剩百分之 67，尚有改善空 間。 圖 3-12 為試片 A-E 元件平帶電壓對寫入/抹除次數所做的圖， 寫入/抹除條件為+15V/1 秒與-15V/1 秒，試片 C 與試片 E 在經過 1 萬 次寫入/抹除後，記憶窗口並沒有明顯的縮減，但試片 A 與試片 D 的 經過 1 萬次寫入/抹除後，因為抹除態的平帶電壓逐漸往正方向平移 而記憶窗口有輕微縮減的現象，但應是不同原因造成。試片 A 是因 為電荷儲存層有較多的二氧化鉿，在經過多次寫入/抹除後產生缺 陷，使較多的電荷被二氧化鉿的深層能階所補捉，造成難以抹除的現 象，因此二氧化鉿含量較少的試片 B 的平帶電壓上飄情況較輕微。 試片 D 的抹除態的平帶電壓逐漸往正方向平移應為在經過多次寫入 抹除後，厚度僅有 10 奈米且些微結晶化的氧化鋁缺陷增加，因此抹 除時有較嚴重的背部電子注入的情況，所以造成抹除速度下降，使平 帶電壓無法回到初始的抹除狀態。

3-4 抗擾性(disturbance)

圖 3-13(a)(b)分別為試片 A 與試片 B 在寫入態與抹除態的抗擾 性。在元件處於寫入態時，閘極給予+5V 電壓，經過 1000 秒後，試 片 A 的平帶電壓會輕微上升 0.23V，而試片 B 幾乎不變。此現象代 表當元件處於寫入態時，試片 A 的電子儲存能力優於試片 B，這應 該是因為試片有較厚的電荷儲存層的緣故。而閘極給-5V 電壓經過 1000 秒後，試片 A 與試片 B 的平帶電壓約會下降 0.3V，對於 6V 的 記憶窗口言是可以忽略的。元件處於抹除態時，閘極給予+5V 電壓經 過 1000 秒後，試片 A 與試片 B 的平帶電壓會上升 0.6V，而閘極給 予-5V 電壓經過 1000 秒後，試片 A 與試片 B 的平帶電壓約會下降 0.12V，都是相當輕微的平移。

3-5 結論

在章節 3.2-4 中已展示電容元件的各項記憶特性，包括記憶窗 口、寫入/抹除速度、電荷保持力、耐久性與抗擾性，證實氧化鋁/ 二氧化鉿交錯層作為閘極介電層確實能作為非揮發性記憶體的電荷 儲存層。元件經過攝氏 900 度/60 秒以上退火能提升二氧化鉿儲存電 荷的能力，但也會造成氧化鋁電荷阻擋層產生些微結晶，造成抹除速

度下降、記憶窗口縮小、電荷保持力變差等負面效應。若將電荷阻擋 層加厚至 20 奈米，就可以大幅降低以上的負面效應，使元件特性提 升。加厚電荷阻擋層的元件試片 A 與試片 B 在±15V/1 秒操作條件 下，可以達到 6V 以上的記憶窗口，而在±15V 電容-電壓區線掃描下 更可以達到 11V 的記憶窗口，這主要歸因於減少閘極對電荷儲存層的 漏電，所以減少背部電子注入，使抹除速度相較試片 D 增加一倍。 由於氧化鋁的高介電常數使得等效電容厚度並沒有增加太多，因此並 不犧牲寫入速度。 減少閘極對電荷儲存層的漏電路徑也可以使電荷保持力提升，試 片 A 與試片 B 在經過 105秒後仍有百分之 83 與百分之 76 的記憶窗 口，而試片 D 僅剩百分之 70，並且試片 A 預測經過 10 年仍有 1.73V 的記憶窗口，若將試片 A 與試片 B 操作在約 4V 的記憶窗口，經過 105秒後皆仍有百分之 90 的記憶窗口，預測經過 10 年仍有 2.4V 的記 憶窗口，顯示出良好的電荷保持力。 在耐久性方面，試片 A-E 皆表現出不錯的特性，雖然試片 A 與 試片 D 因為抹除態的平帶電壓逐漸往正方向平移而使記憶窗口有輕 微縮減的現象，但在經過 1 萬次寫入/抹除後，記憶窗口仍有百分之 93。抵抗干擾方面，經過不同干擾條件 1000 秒後，最大的平帶電壓 平移也只有 0.6V，僅是記憶窗口的百分之 10，顯示良好的抗干擾特

性。表 3-1 為近年來使用高介電常數材料做為介電質之元件與本論文 特性比較表。

表 3-1 本篇論文電容結構元件與參考文獻特性對照表。

This work Ref.37 Ref.39 Ref.46

元件結構 電容 電容 電晶體 電容. 記憶窗口 約 12V @±15V 掃描 約 10.4V @±15V 掃描 未呈現 約 10V @±15V 掃描 寫入速度 約 1V@Vd=0 Vg=+15V1ms 約 6V@Vd=0 Vg=+15V1s 未呈現 約 4V@Vd=10V Vg= +10V 10us 未呈現 抹除速度 約 0.8V @Vd=0 Vg= -15V 1ms 約 5.7V @Vd=0 Vg= -15V 1s 未呈現 約 4V @Vd=10V Vg= -5V 1ms 未呈現 電荷保持力 (經過 105 _秒) In. 6V: 約 83% In. 4V: 約 90% In. 10V: 約 80% In.2.4V: 約 97% In. 4.5V: 約 88% 持久力 (14 _{P/E cycle)} In. 6V: 約 93% In. 10V: 約 98% In.2.4V: 約 98% 未呈現

(a)

Si

T

ox

~4nm

(c)

圖 3-1 (a)試片 C 電荷儲存層放大圖。(b) 試片 D 電荷儲存層放大 圖。(c) 試片 E 電荷儲存層放大圖。

~10nm

圖 3-2 試片 C±5V 掃描範圍的電容-電壓曲線。 -6 -4 -2 0 2 4 6 0 50 100 150 200 250 C (pF) Gate Bias (V) +5 to -5 -5 to +5 100KHz Area=7.07x10-4 cm2

(a) (b) -15 -10 -5 0 5 10 15 0 20 40 60 80 100 120 C (pF ) Gate Bias (V) in. +15 to -15 -15 to +15 -15 -10 -5 0 5 10 15 0 20 40 60 80 100 120 140 160 C ( p F ) Gate Bias (V) in. +15to-15 -15to+15

(c) (d) -15 -10 -5 0 5 10 15 0 50 100 150 200 250 C ( p F ) Gate Bias (V) +5 to -5 -5 to +5 +15 to -15 -15 -10 -5 0 5 10 15 0 50 100 150 200 250 C ( p F ) Gate Bias (V) +5 to -5 -5 to+5 +15 to -15

(e) -15 -10 -5 0 5 10 15 0 50 100 150 200 250 300 C (pF ) Gate Bias (V) +5 to -5 +15 to -15 -15 to +15 圖 3-3(a)試片 A 不同掃描範圍的電容-電壓曲線。(b) 試片 B 不同 掃描範圍的電容-電壓曲線。(c) 試片 C 不同掃描範圍的電容-電壓 曲線。(d) 試片 D 不同掃描範圍的電容-電壓曲線。(e) 試片 E 不 同掃描範圍的電容-電壓曲線。

圖 3-4 氧化鋁電荷阻擋層經過攝氏 900 度/60 秒快速退火的 TEM 圖。 Trapping layer

(a) (b) -6 -4 -2 0 2 4 6 0 20 40 60 80 100 120 140 160 C ( p F ) Gate Bias (V) initial +15v 1s -15v 1s -6 -4 -2 0 2 4 6 0 50 100 150 200 initial +15v 1s -15v 1s C ( p F) Gate Bias (V)

(c) 圖 3-5 (a) 試片 B 初始電容-電壓曲線與經過寫入/抹除操作後的電 容-電壓曲線 。(b) 試片 D 初始電容-電壓曲線與經過寫入/抹除操 作後的電容-電壓曲線。(c) 試片 C 與試片 E 初始電容-電壓曲線與經 過寫入/抹除操作後的電容-電壓曲線。 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 6 0 50 100 150 200 sample E initial +15v 1s -15v 1s sample C initial +15v 1s -15v 1s C ( p F ) Gate Bias (V)

圖 3-6 試片 A-E 在±15V 操作下 7 顆元件的記憶窗口統計分佈。(Box chart:box range 為一倍標準差，whisker 為 data 的 10%-90%)

A B C D E 2 3 4 5 6 7 8 Me m o ry W ind ow (V) Sample P/E condition:+-15v 1s

(a) (b) 圖 3-7 (a)試片 A-E 操作電壓為+15V 的寫入速度 (b) 試片 A 與試片 B 不同操作電壓下的寫入速度。 10-5 10-4 10-3 10-2 10-1 100 0 1 2 3 4 5 6 V fb Shift (V )

Program Time (sec)

sample A sample B sample C sample D sample E FN@+15V 10-5 10-4 10-3 10-2 10-1 100 -1 0 1 2 3 4 5 6 7 8 V fb Shift (V )

Program Time (sec)

sample B 12v sample B 15v sample B 18v sample A 15v sample A 18v

(a) (b) 圖 3-8 (a) 試片 A-E 操作電壓為+15V 的抹除速度 (b) 試片 A 與試 片 B 不同操作電壓下的抹除速度。 10-5 10-4 10-3 10-2 10-1 100 -8 -7 -6 -5 -4 -3 -2 -1 0 1 V fb Shift (V )

Erase Time (sec)

sample B -12v sample B -15v sample B -18v sample A -15v sample A -18v 10-5 10-4 10-3 10-2 10-1 100 -7 -6 -5 -4 -3 -2 -1 0 V fb Shift (V )

Erase Time (sec)

sample A sample B sample C sample D sample E FN@ -15v

圖 3-9 試片 A-E 平帶電壓隨時間變化。 100 101 102 103 104 105 106 107 108 -3 -2 -1 0 1 2 3 V fb (V) Time (sec) sample A sample B sample C sample D sample E 15V 1s -15v 1s ~1.73V Ten Years ~83%

圖 3-10 試片 A-B 與試片 D 經過+15V1 秒操作經過 105秒後寫入態平 帶電壓值統計圖。 A B D 1.0 1.5 2.0 2.5 3.0 V fb After 10 5 S Sample

圖 3-11 試片 A 與試片 B 在不同條件下的電荷保持力。 100 101 102 103 104 105 106 107 108 -3 -2 -1 0 1 2 3 V fb (V) Tiem (sec)

sample A(25 large) sample B(25 large) sample A(25 small) sample B(25 small) sample A(85 large) sample A(85 small)

Ten Years ~2.4V

圖 3-12 試片 A-E 元件平帶電壓對寫入/抹除次數圖。 100 101 102 103 104 105 -3 -2 -1 0 1 2 3 4 V fb (V) P/E cycles sample A sample B sample C sample D sample E

(a) (b) 圖 3-13 (a)寫入態抗擾性。(b)抹除態抗擾性。 100 101 102 103 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 V fb Shift (V ) Time (sec) sample A(+5) sample A(-5) sample B(+5) sample B(-5) 100 101 102 103 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 V fb Sh if t Time (sec) sample A(+5) sample A(-5) sample B(+5) sample B(-5)

第四章

氧化鋁/二氧化鉿交錯層薄膜記憶體特性

4-1 簡介

在第三章中已詳細展示氧化鋁/二氧化鉿交錯層電容結構的各 項記憶特性，包括記憶窗口、寫入/抹除速度、電荷保持力、耐久性 與抗擾性，並且討論各項製程差異對元件電性的影響。本章將討論氧 化鋁/二氧化鉿交錯層應用於多晶矽薄膜記憶體的特性，並進一步採 用高介電常數的氧化鋁做為電荷穿隧層，期望提升閘極對通道的控制 能力，詳細製程條件請參見表 2-2。

4-2 電性討論

4-2.1 記憶窗口與

寫入/抹除速度 在此要先說明一件事，在原先製程條件的設定為表 2-2，但因在 製程上蝕刻 spacer 時，懷疑是蝕刻條件出了問題或介電質與多晶矽 通道的蝕刻選擇比太低，造成試片乙與試片丙整片晶圓上元件的多晶 矽通道皆被蝕刻掉，造成製程失敗，而試片甲也只剩晶圓周圍少數元 件可以量測，因此以下數據只能呈現試片甲所剩下的元件特性。試片 甲閘極介電質可以對照電容結構的試片 D，差別在於穿隧氧化層改用

4 奈米的氧化鋁。

圖 4-1 為元件的基本汲極電流-閘極電壓曲線(Id-Vg curve) ，我

們將元件汲極電流為 10nA 時的電壓定義為臨界電壓。原始臨界電壓 約 為 2.2V ， 當 Vg-Vth=2.8 的 導 通 電 流 為 1.76μA ， 次 臨 界 擺 幅

(subthreshold swing)約為 360mV/decade，就固態結晶的薄膜電晶 體而言，特性不錯。 圖 4-2 為初始的汲極電流-閘極電壓曲線以及閘極電壓給予 ±12V/0.1 秒後的汲極電流-閘極電壓曲線，此時元件的記憶窗口約為 4V。圖 4-3 為不同寫入電壓下元件的寫入速度，可以發現寫入電壓為 +12V/0.1 秒時記憶窗口約為 4V 左右，寫入速度明顯優於+10V 的寫入 電壓，但若將寫入電壓加至+15V，寫入速度卻只有些微優於+12V，推 測原因應是電荷儲存層中能提供的電荷儲存單位已達飽合，因此即使 寫入電壓為+15V 時，能夠有較多的電子注入電荷儲存層中，也無法 有效儲存。因此為了達到低操作電壓而不犧牲寫入速度的目的，所以 選取+12V 作為寫入電壓是合適的。圖 4-4 為不同抹除電壓下元件的 抹除速度，值得一提的是我們發現-15V/1 秒的平移量比-15V/0.1 秒 還小，推測原因是由於氧化鋁經過 900 度/60 秒退火會有些微結晶的 現象(可見圖 3-3)，因此當閘極給予太大的抹除電壓或太長的抹除時 間進行操作時，會有電子從閘極注入電荷儲存層中與從通道注入的一

部份電洞中和，造成抹除速度下降。而由於材料特性的緣故，氧化鋁 對電子和電洞的能障分別是 2.7eV 和 4.68eV，也就是說電子較電洞 的穿隧機率高，因此在抹除電壓為-15V/1 秒時閘極注入的電子多於 通道注入的電洞，等效而言是負電荷注入，因此造成臨界電壓略為上 升。試片甲的寫入/抹除速度和電容結構試片 D 比較，試片甲寫入速 度明顯較快，而抹除速度沒有顯著差異，而且同樣地，在記憶窗口大 約為 4.5V 左右就會趨於飽合。

4-2.2 電荷保持力

圖 4-5 為元件在攝氏 25 度下臨界電壓對時間所做的圖，在攝氏 25 度的溫度下，經過 105秒後只剩下百分之 53 的記憶窗口，電荷保 持力並不理想。推測原因應該是經過 900 度/60 秒退火後氧化鋁穿隧 氧化結晶所造成的，並且因為此元件的電荷穿隧層也是使用氧化鋁， 使得電荷儲存層中所儲存的電荷，在經過一段時間後，開使大量穿隧 至通道，使記憶窗口縮減。而和電容中的試片 D 相比較，在相同電 荷儲存層、電荷阻擋層與退火條件下，使用二氧化矽作為穿隧氧化 層，能使元件經過經過 105秒後仍有百分之 70 的記憶窗口。

4-2.3 耐久性

圖 4-6 為元件臨界電壓對寫入/抹除次數所做的圖，寫入/抹除 條件為正 12V/0.1 秒與-12V/0.1 秒，在經過 1 萬次寫入/抹除後記憶 窗口並縮小至百分之 90，且抹除態的平帶電壓有明顯上飄的現象， 原因應是在經過多次寫入抹除後僅有 10 奈米且些微結晶的氧化鋁產 生缺陷，造成嚴重的漏電，抹除時背部電子注入的情況嚴重，因此造 成抹除速度下降，所以無法將臨界電壓抹除至初始抹除態的臨界電 壓，具有相同電荷阻擋層的試片 D 也有類似情況。圖 4-7 與圖 4-8 為 試片甲與試片 D 經過 1 次與 1 萬次寫入/抹除操作後的電流-閘極電 壓曲線和電容-電壓曲線，可以觀察到經過 1 萬次寫入/抹除操作後試 片甲的次臨界擺幅提高，但試片 D 的電容-電壓曲線卻沒有變形。原 因 應 是 經 過 多 次 操 做 後 ， 在 氧 化 鋁 / 多 晶 矽 介 面 產 生 介 面 態 (interface state)所造成的，而試片 D 因為穿隧氧化層是二氧化 矽，二氧化矽與單晶矽介面品質良好，所以多次操作後，介面態增加 的現象並不明顯。

4-2.4 抗擾性

在電晶體陣列操作(array)時有三種干擾:讀取干擾、閘極干擾 與汲極干擾，產生這三種干擾的原因是因為陣列時元件間會共享資料 線(word line)與位址線(bit line) ，而資料線與位址線的排列方式

會依陣列形式為 NOR 或 NAND 來決定，雖然量測一個獨立元件時是可 以忽略干擾效應的，然而當元件陣列時是必需考慮干擾效應。圖 4-9 與圖 4-10 分別是 NOR 與 NAND 陣列圖，對 NAND 而言，任一顆元件的 閘/源/汲極都是與相臨的元件串聯在一起的，圖 4-10 中若我們想讀 取元件 A 時，會對元件 A 本身產生臨界電壓的干擾，這稱為讀取干擾， 而同時為了在元件 A 的汲極給予 1V 的偏壓，因此整條位址線都會有 1V 的電壓，此時會對元件 B 產生汲極干擾，至於寫入元件 A 時，為 了在閘極給予 12V 的偏壓，因此會使元件 C 受到閘級干擾，圖 4-11、 4-12 與 4-13 分別是元件受到讀取干擾、閘極干擾與汲極干擾臨界電 壓隨著時間所做的圖，圖 4-11 與圖 4-13 可以發現讀取干擾與汲極干 擾對元件的臨界電壓幾乎沒有影響。圖 4-12(a)、(b)分別為元件處 於寫入態與抹除態的閘極干擾，閘極干擾條件為閘極 12V，源/汲極 端為斷路。圖 4-12(a)中可以發現元件處於寫入態時閘極給予+12V， 臨界電壓幾乎不會平移，這是因為當電荷儲存層中存有大量電子時， 通道中的電子會難以注入並儲存在電荷儲存層中，但若是閘極給予 -12V 則有大約 2V 的平移，推測原因是氧化鋁穿隧氧化層漏電過大， 而電荷儲存層中的電子較容易流向通道，使臨界電壓下降，同理在圖 4-12(b)中元件處於抹除態時，閘極給予+12V 時，電子容易從通道進 入電荷儲存層中，造成臨界電壓有大約 2.6V 的上升。圖 4-13 為元件

的 汲 極 干 擾 圖 ， 明 顯 可 以 發 現 汲 極 干 擾 對 元 件 並 無 造 成 可 靠 度 (reliability)上的問題。

4-3 結論

在前一小節中，展示二氧化鉿應用於多晶矽薄膜電晶體元件的各 項記憶特性，包括記憶窗口、寫入/抹除速度、電荷保持力、耐久性 與抗擾性，寫入速度方面，寫入/抹除條件為±12V/0.1 秒可以達到 4V 的記憶窗口，相較於試片 D，寫入速度明顯增快。但由於攝氏 900 度 /60 秒退火後氧化鋁有結晶的情況，而此元件使用 4 奈米與 10 奈米 的氧化鋁作為電荷穿隧層與電荷阻擋層，因此產生了許多負面效應， 包括抹除速度變慢、電荷保持力下降、多次操作後抹除態的平移與對 於干擾的可靠度。電荷保持力方面，經過 105秒後只剩百分之 53 的記 憶窗口，元件在經過 1 萬次寫入/抹除操作後，記憶窗口縮減了百分 之 10，除了寫入速度外其他特性皆較試片 D 差，並且若將元件陣列 時，由於穿隧氧化層的漏電過大，使得對于抵抗干擾能力薄弱，影響 操作上的可靠度。

0 1 2 3 4 5 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 Dr ai n Cu rr en t ( A ) Gate voltage (V) initial Vs=0 , Vd=1v swing=360 mV/dec L/W=1um/1um 圖 4-1 元件的基本汲極電流-閘極電壓曲線。

-1 0 1 2 3 4 5 6 7 8 9 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 Drain Cu rren t ( A) Gate voltage (V) initial +12v 0.1s -12v 0.1s ~4V 圖 4-2 元件初始的汲極電流-閘極電壓曲線與寫入/抹除±12V0.1 秒 後的汲極電流-閘極電壓曲線。

10-5 10-4 10-3 10-2 10-1 100 0 1 2 3 4 5 Vth Shift ( V )

Program Time (sec)

+10v +12v +15v

10-5 10-4 10-3 10-2 10-1 100 -5 -4 -3 -2 -1 0 Vth S h ift (V )

Erase Time (sec)

-10v -12v -15v

100 101 102 103 104 105 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 Vth (V ) Time (sec) program state erase state -12v 0.1s +12v 0.1s 圖 4-5 元件在攝氏 25 度下，臨界電壓對時間的變化。

100 101 102 103 104 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5 Vth (V ) P/E Cycles program state erase state +12v 0.1s -12v 0.1s 圖 4-6 臨界電壓對寫入/抹除次數的變化。

0 1 2 3 4 5 6 7 8 10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 1 erase 104 erase Drain Cu rren t ( A) Gate voltage (V) initial 1 program 104 program 圖 4-7 試片甲經過 1 次與 1 萬次寫入/抹除操作後的電流-閘極電壓 曲線。

-6 -4 -2 0 2 4 6 0 50 100 150 200 1 erase 104 erase C ( p F) Gate Bias (V) 1 program 104 program -15V 1s 15V 1s initial 圖 4-7 試片 D 經過 1 次與 1 萬次寫入/抹除操作後的電流-閘極電壓 曲線。

圖 4-9 NOR 陣列圖。 Drain (BL) Gate (WL) B A C

圖 4-10 NAND 陣列圖。 Drain (BL) Gate (WL) B A C SL SL

100 101 102 103 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 Vth S h ift (V ) Time (sec) Vg=4v Vd=1v Vs=0v 圖 4-11 元件處於抹除態時的讀取干擾。

(a) 100 101 102 103 -3 -2 -1 0 1 2 3 V th Sh ift (V) Time (sec) Vg=+12v Vg=-12v Vd=Vs=floating (b) 100 101 102 103 -3 -2 -1 0 1 2 3 Vth Sh ift (V) Time (sec) Vg=+12v vg= -12v Vd=Vs=floating 圖 4-12 (a)寫入態的閘極干擾。(b)抹除態的閘極干擾。

100 101 102 103 -3 -2 -1 0 1 2 3 Vth S h ift (V ) Time (sec) program state erase state Vg=Vs=0v Vd=1v 圖 4-13 元件處於寫入/抹除態時的汲極干擾。

第五章

結論與展望

5-1 結論

本論文使用氧化鋁/二氧化鉿交錯層做為記憶體的電荷儲存層， 並探討各種製程差異包括氧化鋁/二氧化鉿交錯層重複次數、形成奈 米顆粒退火時間、穿隧氧化層材料與電荷阻擋層厚度對記憶體性能的 影響。在電容元件方面，使用白金做為閘極材料，因為高功函數的緣 故可以降低抹除操作時，電子從背部注入電荷儲存層。使用氧化鋁作 為電荷阻擋層，其原因有二，一為氧化鋁的高介電常數，因此和二氧 化矽相同厚度下，能夠有較薄的等效度，使得閘極對通道的控制能力 佳；一為氧化鋁對電子的高能障與和二氧化鉿相比較佳的熱穩定性， 能降低高溫製程後的漏電，增加元件的電荷保持力。由第三章我們知 道氧化鋁/二氧化鉿交錯層作為閘極介電層的確實能夠儲存電荷，而 且經過攝氏 900 度/60 秒相較於 30 秒退火能提升二氧化鉿儲存電荷 的能力，在±15V/1 秒操作條件下，可以達到 4.6V 的記憶窗口，但攝 氏 900 度/60 秒退火也會使氧化鋁有些微結晶的現象，造成抹除速度 下降造成記憶窗口縮小，並且因為漏電變大使電荷保持力降低等負面 效應，元件 105秒後只剩下百分之 70 的記憶窗口，而經過攝氏 900

度/90 秒與 60 秒退火後的元件相比較，經過攝氏 900 度/90 秒退火並 無明顯提升記憶體特性，卻有可能使氧化鋁結晶的情況更為嚴重，因 此並非合適的製程條件。將電荷阻擋層加厚至 20 奈米的元件，在相 同退火條件下，由於電荷阻擋層厚度的增加，可以大幅降低漏電，使 抹除操作時電子從背部注入電荷儲存層的情況減少，在±15V/1 秒操 作條件下，可以達到 6V 以上的記憶窗口，若將元件操作在約 4V 的記 憶窗口，經過 105秒後仍有百分之 90 的記憶窗口，顯示出良好的電荷 保持力。在氧化鋁/二氧化鉿交錯層部份，重複 7 次與重複 5 次在±15V 操作電壓下並無明顯差異，但若提高為±18V，重複 7 次氧化鋁/二氧 化鉿交錯層的元件能夠達到 8V 的記憶窗口，重複 5 次氧化鋁/二氧化 鉿交錯層的元件只能達到 6.4V，有明顯寫入飽合的情況。試片 A 與 試片 B 在可靠度方面都有不錯的特性，包括耐久性與抗擾性，經過十 萬次寫入/抹除後記憶窗口仍有百分之 84 以上的記憶窗口，而抵抗干 擾方面，經過不同干擾條件 1 千秒後最大的平帶電壓平移也只有 0.6V，僅是記憶窗口的百分之 10。 在多晶矽薄膜記憶體方面，由第四章我們可以知道試片甲在寫入 /抹除條件為±12V/0.1 秒可以達到 4V 的記憶窗口。由圖 3-4 的 TEM 影像可得知，經過攝氏 900 度/60 秒退火後氧化鋁有結晶的情況，因 此使用 4 奈米的氧化鋁作為電荷穿隧層，會產生許多負面效應，使元

件特性變差，包括抹除速度的變慢、電荷保持力下降、多次操作後抹 除態的平移與對於干擾的可靠度。電荷保持力方面，經過 105秒後只 剩百分之 53 的記憶窗口，元件在經過 1 萬次寫入/抹除操作後，記憶 窗口縮減了百分之 10，並且若將元件陣列時，由於穿隧氧化層的漏 電過大，使得對于抵抗干擾能力薄弱，影響操作上的可靠度。

5-2 未來展望與後續研究建議

在本篇論文中，第三章已討論各項製程差異對電容結構元件電性 的影響，而第四章中討論的是進一步將氧化鋁/二氧化鉿交錯層應用 在多晶矽薄膜記憶體上，特性仍有改進空間。製程方面，應更精準計 算介電質蝕刻率與介電質對多晶矽通道的選擇比，避免過度蝕刻造成 元件失敗。在設計實驗條件方面，採用二氧化矽作為穿隧氧化層應能 提升電荷保持力，二氧化矽有良好的熱穩定性與高能障，但多晶矽上 所熱成長氧化物品質並不好，因此可以採用以四乙基矽氧烷(TEOS) 氣體進行低壓化學氣相沉積，但此製程沉積厚度較難以掌握，因此必 須精準控制四乙基矽氧烷流量。若要更進一步提升電荷儲存力但不增 加等效厚度，穿隧氧化層可以使用四乙基矽氧烷所沉積的矽氧化物搭 配原子層沉積法的氧化鋁，如此一來可以利用兩材料的能障差，當元 件在寫入模式時，閘極給予正電壓，因此通道的電子所看到的只有二

氧化矽的能障，因此電子容易從通道注入電荷儲存層中，提升寫入速 度，而當元件處於電荷保持模式時，電子與通道間看到的是氧化鋁與 二氧化矽的能障，因此和相同等效厚度的二氧化矽穿隧氧化層元件相 比，即使電場強度相同，使用二氧化矽與氧化鋁雙層結搆作為穿隧氧 化層的元件能提升電荷保持力且不犧牲寫入速度，不過這種結構必需 精準控制兩層的厚度，過厚的穿隧氧化層會使寫入/抹除困難。 在電荷阻擋層材料選取方面，必需要有熱穩定性佳且高能障高介 電常數的特性，雖然利用四乙基矽氧烷所沉積的矽氧化物有具有優良 的熱穩定性與高能障，但因介電常數太低，因此厚的電荷阻擋層雖然 可以減少元件在抹除時背部電子的注入，但卻會使電場大幅減弱，降 低寫入/抹除速度。在第四章中是採用 10 奈米的氧化鋁作為電荷阻擋 層，由第四章可知，但經過攝氏 900 度/60 秒退火後會使漏電過大， 導致許多負面效應，因此加厚至 20 奈米是比較合適的。 在閘極材料選擇方面，白金雖然具有高功函數，但在製程上應用 不易，因此選用高功函數的 p+多晶矽做為閘極材料，多晶矽閘極具有 高度製程穩定性與相容性，並能搭配自對準矽化鎳源/汲/閘極製程， 可以降低接觸阻抗，提升元件特性。 後續的研究分為電容與多晶矽薄膜記憶體兩部份，在電容方面， 試片 C 與試片 E 部份，電荷儲存層中氧化鋁/二氧化鉿比例不同，但

可能因為退火時間不足的緣故，在記憶窗口特性表現上沒有明顯差 異，建議後續的研究可以將退火時間拉長至 60 秒以上，如此可以更 明確分析電荷儲存層中二氧化鉿比例的效應。多晶矽薄膜記憶體的研 究，建議可以使用使用四乙基矽氧烷所沉積的矽氧化物搭配原子層沉 積法的氧化鋁作為穿隧氧化層，20 奈米的氧化鋁作為電荷阻擋層， 而電荷儲存層雖然可以改變材料來調變合適的功函數，但在製程穩定 性與相容性方面，尚有許多問題需要解決，因此是相當值得繼續研究 的。