架構設計

除了格式器本身之外，系統中還包含電腦端的特性量測與校正機 制，以及同樣實現在 FPGA 上的 PXI 控制器和匯流排。本節將會先 介紹系統中格式器以外的部分，再針對格式器架構的設計進行說明。

3.1.1 系統架構

在 FPGA 格式器原型的完整系統架構中，分成電腦端和 FPGA 端兩個部分，兩端之間使用 PXI 做為溝通介面。電腦端係指電腦及 其執行的軟體，負責驅動 PXI 與控制存取匯流排上掛載的暫存器、

控制特性量測和執行校正機制、並提供以 LabView 架設的圖形化介 面作為溝通平台。FPGA 端則包含實現於其上的格式器、PXI 控制器 和匯流排，以及掛載在匯流排上可供存取的暫存器。

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圖 3-1 系統架構圖

匯流排上掛載的暫存器以每 32 個位元為單位，每個單位配有一 個位址，透過電腦端的圖形化介面指定位址即可直接進行讀寫。這些 儲存在暫存器內的資料，經過格式器中的波形記憶體下載後會成為格 式器的控制訊號，其編碼方式將會在[3.4 波形記憶體與編碼方式]中 介紹。如[5]中所提到，此架構最大的優點為其擴充性，當需要控制 的硬體增加時，只需要掛載更多的暫存器並配置新的位址即可。

介紹完格式器以外的部分後，接下來將針對格式器架構的設計進 行說明。

3.1.2 格式器架構

格式器是這個系統中的主角，同時也是自動測試機台中不可或缺 的核心模組。在本節中將針對格式器架構的設計概念來說明，每一塊

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模組詳細的實作方法和技術將在接下來的各節中再陸續詳述。

圖 3-2 格式器架構圖

如圖 3-2 所示，本論文提出的 FPGA 格式器係由波形記憶體 (waveform memory)、多相位時脈產生器(multi-phase clock generator)、

兩 組 符 號 產 生 器 (symbol generator, SG) 及 波 形 合 成 器 (waveform combiner)所構成。

波形記憶體儲存使用者輸入的波形，並控制時脈產生器和符號產 生器去產生需要的測試波形。多相位時脈產生器負責產生不同相位的 時脈送給符號產生器，支援兩組符號產生器交錯的工作週期，並與符 號產生器內的延遲線合力完成邊緣放置的任務。

兩組符號產生器的架構相同，為支援在一個測試週期中提供三個 邊緣時序的需求，各由三個邊緣產生器(edge generator, EG)組成。符 號產生器在一次的工作週期中會產生一個測試符號，並以時間多工

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四分之一個測試符號長度(symbol length)的最大步距。

另外兩種步距則是由邊緣產生器中的延遲線所提供，在延遲線的 設計上同樣也使用了分段式的技巧。兩組符號產生器中各有三個邊緣 產生器，各自在輪到自己所屬的工作週期時決定是否產生邊緣以及邊 緣產生的時間。關於多相位時脈產生器和符號產生器更詳細的設計概 念與實作技術，將會分別在[3.2 時間多工與多相位時脈產生器]和[3.3 符號產生器與邊緣產生器]中介紹。

波形合成器在格式器的架構中是一個有趣的設計，事實上它僅是 一個由 FPGA 內之查找表(LUT)實現的互斥或(XOR)邏輯閘。其輸入 是兩組符號產生器的輸出，也就是時間上交錯的測試符號，其輸出則 直接連接到格式器的輸出。由於互斥或邏輯閘的特性，輸出會隨著任 一輸入的變化而變化，讓其適合用來作為將時間上錯開的訊號合成之 用途。這個簡單的設計會將因時間多工而分工產生的測試符號合成，

形成格式器產生的測試波形。

介紹完格式器架構的設計概念之後，在接下來的各節中將陸續介 紹每一塊模組詳細的實作方法和技術。

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