第一章 緒論
1.1 研究動機與目標
自動測試機台(automatic test equipment, ATE)在現在的半導體產 業中是不可或缺的一環。隨著製程不斷演進，積體電路測試的重要性 日益俱增，而自動測試機台之功能即為對積體電路進行自動測試，以 確保其各項參數有達到設計時的目標規格。
自動測試機台主要是由測試向量記憶體(vector memory)、控制器、
格 式 器 (formatter) 、 接 收 單 元 (receiving unit) 和 接 腳 介 面 電 路 (pin electronics, PE)來執行自動測試的功能。測試向量記憶體儲存需要的 資訊，控制器控制機台輸出測試訊號和回收測試結果的時間。格式器 本質上是一種波形產生器，負責產生測試時需要的波形，並透過接腳 介面電路輸出至待測物(device under test, DUT)。接收單元則同樣透過 接腳介面電路回收並比較測試結果，判斷待測物之參數是否滿足設計 規格。
格式器在自動測試機台中是一個關鍵的核心模組，負責產生時序 精確的測試波形提供測試機台進行交流測試(AC test)。市面上現成的 格式器資源稀少，以 ASIC 格式器為主流，FPGA 格式器較為少見。
一般來說，ASIC 格式器效能較高但開發成本也較高，FPGA 格式器
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則是以較低的成本與其高靈活度，加上不需下線(tape-out)之優點著稱，
但在效能方面普遍不及 ASIC 格式器，且仍有進步空間。
不同種類的積體電路需要不同類型的測試機台，以針對測試上的 特殊需求加以特殊設計。若加入成本考量的觀點，不同規格的積體電 路也需要不同等級的測試機台。中低階規格的積體電路在測試時並不 需要太高規格的測試機台，測試成本較低且規格適當的測試機台是更 加適合的選擇。
FPGA 格式器即能符合這樣的需求。其較低的開發成本能降低使 用測試機台的測試成本，高設計靈活度和不需下線的特性更讓測試機 台為測試目標變更設計成為可能。雖然效能不如 ASIC 格式器般頂尖 但仍能符合中低階積體電路的測試需求，在效能方面的進步空間也讓 FPGA 格式器值得發展。
因此，本研究之目標為發展針對中低階應用而設計的 FPGA 格式 器，希望在現成的 FPGA 上實現擁有格式器基本功能的 FPGA 格式 器原型(prototype)。
1.2 相關研究
在格式器的相關研究中，可以先粗略的分成產業界和學術界兩大
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類別。業界中大多數的選擇是使用自行研發的 ASIC 格式器，可自行 訂定所需之規格，並達到較佳的效能。但需要較高的研發成本和較長 的研發時間。
而 若 想 選 用 現 成的 格 式 器 晶 片 ，美 國 模 擬 器 件 公司 (Analog Devices, ADI)的產品 ADATE207[1]是目前最為廣泛使用的選項。它 擁有 100 Mbps 的測試符號頻率(symbol rate)和 39.06 ps 的邊緣放置解 析度(resolution)，以及大於 100 ps 的邊緣放置精確度(accuracy)。
在學術界的相關文獻裡，又可以分為以 ASIC 或是使用 FPGA 來
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1.3 研究貢獻
本論文根據 FPGA 之特性與構造，設計出合適的格式器架構，並 實現一個測試符號頻率 100 Mbps、邊緣放置解析度 20 ps 且精確度 28 ps 之 FPGA 格式器原型。針對此架構所需之規格，以及 FPGA 內 部可用之資源，設計其中之關鍵元件延遲線，再搭配修正後的設計流 程，將兩種延遲線架構實現於 FPGA 之上。同時配合此架構發展對應 之校正機制，克服 FPGA 帶來的規格限制，提升格式器邊緣放置之精 確度。
1.4 論文架構
本章說明本論文的研究動機、目標及貢獻，並簡介相關之研究。
第二章介紹研究主題，由自動測試機台至格式器和延遲線，並指出面 臨的挑戰。第三章為本論文提出之 FPGA 格式器，其中之關鍵元件延 遲線則在第四章中詳細介紹。第五章是實驗及量測的結果，而最後一 章第六章提出未來的研究方向，並針對本論文作出結論。
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