第二章 文獻回顧
2.1 金氧半場效電晶體
2.1.4 次臨界特性(Subthreshold characteristics)
在MOSFET 操作於截止區時(VG≦VT)，理想狀態下此時的汲極電流(ID) 應為零，但實際上並非如此，會因為閘極上所加的一微小電壓，使得此時臨
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界區對應半導體表面呈弱反轉(weak inversion)狀態，而產生一微小之電流，
此電流稱為「次臨界電流 (Subthreshold current)」， 因此次臨界特性為探討 電晶體開關的特性之依據，並將次臨界擺幅(Subthreshold Swing,簡稱 S.S)，
定義為汲極電流和閘極電壓之斜率倒數值，如公式(2.3)所示：
S. S ≡ 𝑑𝑉𝐺
𝑑(𝑙𝑜𝑔𝐼𝐷) = ln10 𝑑𝑉𝐺
𝑑(𝑙𝑛𝐼𝐷) = 2.3 𝑑𝑉𝐺
𝑑(𝑙𝑛𝐼𝐷) (2.3)
也就代表，在同一閘極電壓下，汲極電流之變化越大，代表其開關特性 越好。以目前的製造技術來說，在室溫下S.S 的典型值介於 60mV/decade 與 120mV/decade 之間[2-2]。
2.2 幾何變異(geometric variation)
由於元件不斷的微縮，為了改善傳統MOSFET 所面臨物理極限的問題，
因此發展出了FinFET 的元件。其三維閘極擁有比傳統 MOSFET 更好的閘極 控 制 能 力 ， 以 及 於 通 道 中 輕 摻 雜(lightly-doped cgannel)能抑制擾動來源 (variation source)，而擾動之來源例如隨機摻雜擾動(random-dopant fluctuation, RDF)[2-3]、閘極功函數擾動(gate work function fluctuation , WFF)[2-4]、隨機 電 報 雜 訊(random-telegraph-noise, RTN)[2-5]、 隨 機 缺 陷 擾 動(random-trap- fluctuation , RTF)[2-6]。然而，鰭(fin)的高度向上擴展，鰭溝槽(fin-trench)具 有高深寬比及鰭之物理寬度(fin-width)也非常的小，形成非常複雜之結構，其 中 還 引 發 了 幾 何 變 異 (geometric variations) ， 如 邊 線 粗 糙 度 (line edge roughness) [2-7]及面粗糙度(surface roughness)[2-8]。然而，在此針對這兩個 問題進行探討，其中受LER 的影響，CMOS 將出現嚴重的 Vth的不穩定現象
[2-9]，以及
off-state 電流也將被影響[2-10]。9
2.2.1 邊線粗糙度(LER)對於 MOSFET 的影響
在這篇論文中，說明了邊線粗糙度(LER)對於電晶體的各種影響，像是 對於on-state 電流以及 off-state 電流的影響，而對於 LER 的定義如圖 2-4 所 示，
圖 2-4 邊線粗糙度(LER)之示意圖[2-10]
其產生的原因在於製程中之曝光(lithography)與蝕刻(etching)的部分，由於閘 極不斷微縮，曝光(lithography)及蝕刻(etching)的難度將大大堤升。而為了了 解LER 的影響，在此使用了大量的 SEM 原始電流資料(raw current data)，
去 分 析 且 模 擬 出 其 真 實 的 情 況 ， 並 且 發 現 可 以 使 用 高 斯 分 佈(Gaussian distribution)來近似，作為 LER 的標準差的統計，其流程如圖 2-5 所示。
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圖2-5 從 SEM 之電流資料中萃取邊線粗糙度的波型[2-11]
接著，利用同樣的製程，藉由製程的控制下產生不同邊線粗糙度的poly line，圖 2-6 為其 SEM 圖，而圖中之最小線寬為 25 nm，為我們的臨界尺度。
接著利用量 測的方 法去統計出 兩個不 同 邊線粗糙 度的 RMS(Root Mean Square)，如圖 2-7 所示。
圖2-6 兩個不同粗糙度之 LER poly line，一個較小(左)一個較大(右)[2-10]
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圖2-7 分別為不同 wafer 上之邊線緣與線寬度的 RMS[2-10]
最後，為了了解邊線粗糙度對於MOSFET 的影響，利用 Ioff-Ion之曲線圖 進行MOSFET 電性的比較，如圖 2-8 與圖 2-9 所示，分別為 gate length 為 40 nm 之 NMOS 與 PMOS 的 Ioff-Ion比較圖。圖中可以發現在邊線粗糙度較 大之wafer 上，NMOS 之 Ioff電流相較於邊線粗糙度較小的wafer 上之 NMOS 元件要來的大，而對於PMOS 中 Ioff電流並沒有顯著的因為邊線粗糙度的增 加而有明顯的增加，對此估計出於此元件大小，且其RMS 為 2nm 的情況下，
對於NMOS 來說 Ioff增加的幅度為51%，而對於 PMOS 而言 Ioff只有12%的 增加，原因是在同樣熱預算的情況下，硼(Boron)相較於砷(Arsenic)擁有較快 的擴散速率，能夠快速地將LER 所造成的 doping profile 彌補成較平滑，因 此能夠減少對於PMOS 元件 Ioff的影響，另外，Ion方面則是可以被忽略的，
因為其影響率少於1%[2-10]。
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圖2-8 比較不同 LER 對於 NMOS 之 Ioff-Ion影響
[2-10]
圖 2-9 比較不同 LER 對於 PMOS 之 Ioff-Ion影響
[2-10]
另外，也探討閘極邊線粗糙度(gate LER)對於 doping profiles 的影響，如 圖2-10 及 2-11 所示，由於閘極邊線粗糙度的原因，而造成摻雜輪廓(doping
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profiles)的不平整，以至於影響 MOSFET 之特性。然而，在此利用模擬的方 式，去討論各種不同粗糙度(RMS)以及不同之 Lc(correlation length)對於熱退 火後之接面擴散的情況。首先，利用較小之Lc進行退火前與退火後之比較，
如圖2-12，可以發現熱退火後對於摻雜輪廓有相當好的改善程度，對此也進 行了不同 Lc的比較如圖 2-13。由此可知，在同樣粗糙度(RMS)下呈現著 Lc
越小會擴散的越深入，也就是距離越遠。然而，這也跟不同種材料有關，像 是在此指出，同樣的熱退火條件下，如在1050 度 C 下退火 5 秒，硼(boron) 所產生的擴散長度估計是15 nm，且較砷(arsenic)之 7 nm 要來的長，因此對 於 doping profiles 的平滑程度相比來說(RMSjunc/RMSgate)，硼將改善~73%而 砷卻改善較少只有~37%，然而這是在 Lc為 5nm 的情況下所得之結果；反之 則相對較小。最後歸納出幾個會影響S/D channel 粗糙度之原因，可以發現，
其不但是因為閘極邊線粗糙度的問題，也和之後的熱退火有關係，擴散的長 度也將影響通道的長度，因此對於LER 的探討是有其必要性的。
圖2-10 閘極邊線粗糙度(LER)之示意圖[2-12]
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圖2-11 S/D 接面之摻雜輪廓示意圖[2-12]
圖2-12 熱退火前後之擴散比較圖[2-12]
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圖2-13 二維模擬之各種 Lc對於不同RMS 的趨勢圖[2-12]
2.2.2 探討邊線粗糙度(LER)及隨機摻雜擾動(RDF)對於臨界電壓 V
th的變動率
在CMOS 不斷的微縮下，在製程上有著不可避免而產生的製程偏差。其 中，LER 與 RDF 是由於物理以及製程上的限制而產生的偏差問題，如圖 2-14 所示，RDF 主要是因為對於通道的區域，進行隨機摻雜，由於隨機的摻 雜，會造成某些地方的不均勻，使得影響到CMOS 之性能，像是 Vth的波動 的問題，而這個問題也隨著元件的微縮下，而有被放大的趨勢，如圖2-15，
在通道摻雜的數量隨著同道長度的縮小而減少，而此時可以看到Vth variation 將呈現上升的趨勢，由於此為止考慮 RDF 之模擬預測圖，在未來元件縮小 的趨勢下，LER 所造成之閘極的失真，也必須被考慮。
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圖2-14 在奈米尺度下，主要之內部變動因子[2-13]
圖2-15 在元件微縮下，RDF 所造成臨界電壓 Vth的變動率[2-13]
LER 主要來自於閘極蝕刻時所產生，以及閘極材料本生的不同而影響，
圖2-16 為製程所產生之 LER，說明了為了要減少 LER 所造成的影響，
改善lithography 並不是個有效的方案。
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圖 2-16 幾種製程在不同線寬下，所產生之 LER 的程度[2-13]
在此也模擬了不同L情況下對於Vth的影響程度，可從模擬圖中發現，如圖 2-17 所示，很明顯地，當電晶體寬度(width)縮小的情況下，對於Vth而言有 著越來越嚴重的趨勢，這在對於電路設計上將會有很大的影響。
圖2-17 模擬 LER 的增加使得Vth大幅提高
[2-13]
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2.2.3 邊線粗糙度(LER)與線寬粗糙度(LWR)對於臨界尺度下之變動率 (Critical Dimension variation)
在這篇論文中，利用模擬的方法去研究LER 與 LWR 對於臨界尺度下之 變動率的影響，而LER/LWR 可由三個不同參數來表示其特徵，第一個是絕 對粗糙度振幅，使用表示，第二個為相關長度(correlation length)，由 ξ 表 示，為最低頻之振幅頻譜，第三個為粗糙度指數(roughness index)，由來表 示。圖2-18 為此模擬之流程圖，其中越大代表邊線越粗糙，越長的ξ 代表 邊線改變的越慢，越小的代表邊線越粗糙，圖 2-19~2-22 明顯的表現出各 種不同參數產生之不同粗糙度的線。
圖2-18 LER/LWR 邊線粗糙度之模擬流程[2-14]
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圖2-19 ξ=25 nm, α=0.5[2-14]
圖2-20 σ =1 nm, α=0.5[2-14]
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圖 2-21 σ=1 nm, ξ=25 nm[2-14]
圖2-22 CD=50 nm, σ=1 nm, α=0.5, ξ=25 nm[2-14]
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最後，臨界尺度下之變動率為奈米結構的平均均勻度，且對於奈米元件 有很大的影響，在此模擬固定粗糙度參數分別為RMSσ(1 nm)、α(0.5)、ξ(25 nm)下，進行不同尺寸下，臨界尺度之變動率的模擬進行比較，如圖 2-23 所 示，正如預期中之臨界尺度越小，擁有較大之臨界尺度之變動率。
(a) (b)
(c)
圖2-23 各種尺寸之臨界尺度下之變動率，(a)10 nm、(b)50 nm、(c)500 nm[2-14]
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並且也單獨探討 RMSσ 對於臨界尺度下之變動率的影響，σ 的範圍為 0.2 nm~3 nm，如圖 2-24 所示，可以發現在兩條線呈現一線性的關係，也就是說 在較大的RMSσ 下會產生較大的臨界尺度下之變動率。
圖 2-24 RMSσ 對於臨界尺度下之變動率的影響[2-14]
接著探討correlation length ξ 對於臨界尺度下之變動率的影響，由圖 2-25 可 以清楚看到，較長的correlation length 使得臨界尺度下之變動率較大，特別 是從ξ=10 nm~30 nm 時，臨界尺度下之變動率由 1.06 nm 提高至 2.15 nm。
圖2-25 相關長度ξ對於臨界尺度下之變動率的影響[2-14]
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另外，於此也利用模擬的方式，去探討不同製程所產生之邊線粗糙度 (LER)和邊寬粗糙度(LWR) [2-15][2-16]，圖 26(a)為 LER 之示意圖，圖 2-26(b)為使用 auto-correlation function(AFC)來得到符合(fitting)之邊線粗糙度，
圖 2-26 (a)為兩條 LER 與 LWR 之草圖，(b)為 line edge 1 之範例圖[2-15]
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接著為了探討與製程的相依性，圖 2-27(a)為利用 SEM(scanning electron microscope)拍攝時所顯示之圖型，圖 2-27(b)為我們所偵測到之線條，接著圖 2-27(c)為使用高斯(Gaussian)方程式去自動符合(auto-correlation)出來之線條，
在此 FinFETs 之 Fin channel 使用三種不同製程所產生，分別為 hard mask trimming(HT)、SiN spacer define(SD)，e-beam lithography(EBL)，所產生之粗 糙度如圖2-28 所示。此使用之參數ξ為相關之週期 cross-correlation period，
而為影響振幅之參數。接著如-圖中可以得到各個不同製程下之參數，
以及圖-中得到參數ξ，可以看出Normailized translation length 對於製程 之相依性甚低，由 2-31 可以得知和ξ是具相依性的，且可以觀察到 NW LER 的部分是相對較集中的。由此可以推斷，NW FET 之 self-limiting 氧化 製程有利於減少變化(variation)。
圖2-27 (a)SEM 拍攝之實際圖(b)從 SEM 之拍攝圖中獲得之線條(c)利用
auto-correlation function 進行 Gaussian fitting[2-16]
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圖2-28 分別為不同製程下，平均 LER 和平均 LWR 之eff粗糙度[2-16]
圖2-29 相關參數之盒形圖
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圖2-30 不同製程下的 Fin/NW 之 ξ/eff
[2-16]
圖 2-31 在不同微影圖案技術(pattering techniques)下之 ξ/eff
[2-16]
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第三章 元件製備與實驗方法
3.1 元件製備
元件分為兩種，一種為28 nm 製程之多晶矽(poly-Si-gate)的平面型(planar)電 晶 體 。 如 圖 3-1 所示，為 28 nm 製程之多晶矽(poly-Si-gate)的三閘極 (trigate)CMOS 元件，於 SiON 上所製作，而元件擁有各種不同大小之通道長 度(channel lengths)與通道寬度(channel width)，其計算方式及結構示意圖，如 圖3-2 所示。
圖3-1 28 nm 製程之多晶矽平面型 CMOS 元件
Gate substrate
S D
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圖3-2 28 nm 製程之多晶矽三閘極 CMOS 元件
3.2 實驗設備
在量測的機台方面，如圖3-3 所示，使用電腦當作主要控制器，利用 HP-IB(GP-IB, IEEE-488 Standard)作為連接介面，並且連接包括半導體參數分析 儀(Paremeter Analyzer, HP 4156C)、低漏電轉換器(Switch Matrix, HP 5250A)、
Y Y’
oxide
Height Width
STI Cha nne
l
Poly Gate
* W total =Width+2xHeight
Y’ Y
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雙通道脈衝產生器(dual channel pluse generator, HP 8110A)，量測平台(Cascade Guarded Thermal Probe Station)。另外，我們使用 PC 上之程式語言 HT-basic 進行實驗機台的控制。
圖3-3 實驗設備及量測平台
3.3 實驗原理
在實驗之前，我們先用圖3-4 知示意圖進行說明，途中說明了對於 CMOS 的各種擾動，其中包括了功函數擾動(WFF)、隨機電報雜訊(RTN)、隨機缺陷 擾動(RTF)、隨機摻雜擾動(RDF)，以及在本論文中愈探討之部分，線粗糙度 (Line roughness)與表面粗糙度(Surface roughness)，這些均被歸納在製程所引
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起之變動。在此討論的部份我們將其歸納為幾何變動率(Geometric variation) 的部分進行討論。接著從圖3-5 之表面粗糙度(surface roughness)示意圖進行 說明，圖3-5(b)為圖 3-5(a) 之三閘極元件之橫截面，圖 3-5(c)顯示了由於鰭 (fin)與鰭之間之淺溝槽隔離(STI)蝕刻製程的影響，使得氧化層薄膜較為粗糙，
而粗糙的程度被稱為氧化層厚度之變動率Tox，另一方面，圖 3-6 為另一類 型之幾何變異，稱為面積擾動率A。這關係到了氧化層薄膜之寬度(width)與 長度(length)的變動率，並且可以做為評估邊線粗糙度之程度的指標，分別為
而粗糙的程度被稱為氧化層厚度之變動率Tox，另一方面，圖 3-6 為另一類 型之幾何變異，稱為面積擾動率A。這關係到了氧化層薄膜之寬度(width)與 長度(length)的變動率，並且可以做為評估邊線粗糙度之程度的指標，分別為