一種驗證先進三閘極電晶體幾何變異之理論與實驗方法

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(1)國立臺灣師範大學機電工程學系碩士論文指導教授：劉傳璽博士莊紹勳博士一種驗證先進三閘極電晶體幾何變異之理論與實驗方法 A New Theory and Its Experimental Verifications of Geometric Variation in Advanced Trigate FinFETs. 研究生：范揚群撰中. 華. 民. 國. 1. 0. 5. 年. 9. 月.

(2) 中文摘要為了不斷的提高平面型金氧半場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)的性能，藉由縮短通道長度以及降低氧化層厚度來達成汲極飽和電流(Id,sat)的提升，因此產生了許多問題，如短通道效應(short channel effect)、閘極漏電流(gate leakage)的產生等，使得發展出擁有更好之閘極控制能力的三閘極鰭式電晶體(trigate FinFET)，卻又衍生出其鰭的高度提升下之幾何變動率(geometric variations)的問題。本論文發展出了對於三閘極電晶體上幾何變動率的理論，包括了線(line) 以及表面粗糙度(surface roughness)，而幾何變動率與氧化層厚度之變動率 (oxide thickness variations)分別可由量測閘極電容與閘極電流得到，實驗結果顯示，三閘極電晶體在鰭的高度不斷提升下，受到了嚴重的幾何變動率的影響，其中氧化層表面粗糙度造成了介面缺陷的產生，以及電子遷移率的下降，進而導致提高了臨界電壓的變動率(Vth)，此外線粗糙度分別由邊線粗糙度 (line edge roughness)以及線寬粗糙度(line width roughness)所組成，而三閘極電晶體顯示出更嚴重的邊線粗糙度，造成較大之汲極電流之變動率(Id)，並且發現於長通道中所引起的原因為蝕刻製程(etchant process)所致，於短通道中所引起的原因為不精確的曝光所致。這些研究成果，提供了一個具有量化且具有系統的研究方法，對於我們在未來對於三閘極電晶體設計及量產上，頗具參考價值。. 關鍵字:邊線粗糙度、線寬粗糙度、表面粗糙度、幾何變動率。 i.

(3) Abstract To improve the performance of MOSFET, the scaling of channel length and the oxide thickness will be able to increase the saturation current. But the additional problem including short channel and gate leakage are induced. On the other hand, trigate FinFET, which has a better gate controllability, creates another problem of geometric variations. A new theory has been developed for geometric variations, including not only line but also surface roughness, of trigate FinFETs. The geometric variation and oxide thickness variations can be measured from gate capacitance and current variations, respectively. Experimental results show that trigate devices are subject to serious geometric variations as the fin height scales up, among which surface roughness creates interface traps and induces mobility degradation, leading to a worse Vth variation. In addition, line roughness is decoupled into line-edge and line-width roughness. Trigate devices exhibit rough line edges, induced by etchant process in long-channel regime and by inaccurate lithography in short-channel regime, leading to larger drain-current variation. These results provide us a systematic and quantifiable approach to improve geometric variations in the design and manufacturing of future trigate devices.. Keywords:line edge roughness, line width roughness, surface roughness, geometric variations.. ii.

(4) 致謝本論文得以順利完成，承蒙指導教授劉傳璽博士在研究所期間，於學術研究上悉心指導，使我瞭解正確的研究方法與嚴謹的處事態度，使我在這些年中獲益匪淺。更重要的是，劉老師訓練我解決問題的能力以及做人做事的態度，我相信這些都是能夠終身受用的重要觀念。這裡也要特別感謝我的共同指導教授-交通大學電子系莊紹勳博士，莊老師在學術研究的領域中擁有極高的成就，在新竹接受指導的這一年，不僅幫助我擬定研究方向，更在研究遭遇瓶頸時，在專業領域上給予我許多實質且有用的建議，讓我能夠順利的完成這本論文。感謝交大實驗室的易叡學長，在研究進度停滯的那些日子裡，多虧有學長有經驗的協助與建議，才讓我的研究進度得以繼續前進。感謝師大及交大研究室的夥伴們、彥廷、登元、典勇、皓瑋、俊葳、彥成、孟儒、建里、俊麟、泓文，在研究所的期間接受大夥們的照顧及幫忙，讓我能夠順利得完成論文。最後要感謝我的家人以及我的女朋友，你們是我求學過程中最重要的精神支柱，因為你們的支持與鼓勵，讓我擁有足夠勇氣去面對各種艱難的情況。. iii.

(5) 目錄第一章緒論 1.1 研究背景與動機…………………………………………..……………1 1.1.1. 本論文之架構……………………...…………………………1. 第二章文獻回顧……………………………………………………………..…3 2.1 金氧半場效電晶體………………………………………………..……3 2.1.1. 摩爾定律…………………………………………….………..3. 2.1.2. 電晶體之結構…………………………………….…………..3. 2.1.3. 電晶體之特性……………………………………….………..6. 2.1.4. 次臨界特性(Subthreshold characteristics)…………………...7. 2.2 幾何變動(geometric variation)…...………………………………….....8 2.2.1. 邊線粗糙度(LER)對於 MOSFET 的影響…………….….…..9. 2.2.2. 探討邊線粗糙度(LER)及隨機摻雜擾動(RDF)對於臨界電壓 Vth 的變動率…………….………………………..………….15. 2.2.3. 邊線粗糙度(LER)與線寬粗糙度(LWR)對於臨界尺度下之變動率(Critical Dimension variation)………….………18. 第三章元件製備與實驗方法…………………………………………..….….27 3.1 元件製備………………………………………………………………27 3.2 實驗設備……...…………………………………………………….…28 3.3 實驗原理…………..……………………………………………….….29 3.3.1. 邊線粗糙度之變動率(LRV)與表面粗糙度之變動率(SRV)之理論……………………………………………………..…...32. 3.3.2. 電荷汲引技術(charge pumping)……………………………36. 第四章結果與討論……………………………………………………………37 4.1 三閘極電晶體與平面型電晶體之幾何變動率之量測結果………....37 4.2 幾何變動率(geometric variation)於三閘極電晶體中之影響………..40 iv.

(6) 4.2.1. 氧化層表面粗糙度(surface roughness variation, SR)對電晶體之影響…………………………………………………….41. 4.2.2. 氧化層之邊線粗糙度(LER)和線寬粗糙度(LWR)對於電晶體微縮下之影響…………………………………………….44. 4.2.3. 邊線粗糙度(LER) 對於源極(source)與汲極(drain)端之影響程度及原因之探討………………………………………….46. 4.2.4. 探討通道長度於閘極電流變動率與閘極電容變動率之影響…………………………………………………………….49. 4.2.5. 預測氧化層厚度變動率(Tox)與氧化層面積變動率(A)與電場之相對關係…………………………………………….53. 4.3 氧化層之幾何變動率對於電晶體之電性的影響……………………55 4.3.1. 氧化層之幾何變動所造成臨界電壓之變動(Vth)………...55. 4.3.2. 氧化層之幾何變動率對於電晶體關閉時漏電流之變動率的影響………………………………………………………….58. 4.3.3. 探討氧化層之幾何變動率對於汲極電流的影響………….60. 4.4 平面型與三閘極電晶體之氧化層變動率所造成電路上的影響……64 4.4.1. 利用直流電壓(DC)進行量測反向器之特性圖………….…64. 4.4.2. 利用脈衝(pulse)了解幾何變動率所造成其 RC delay 的嚴重程度……………………………….……………….65. 第五章結論與未來展望………………………………………………………68 5.1 結論……………………………………………………………………68 5.2 未來展望………………………………………………………………69 參考文獻………………………………………………………………………..70. v.

(7) 表目錄表1. 源極與汲極之相關因子………………………………………………48. 表2. 臨界電壓之變動率Vth 的影響成分分析……………………………57. 表3. 汲極電流變動率之推導………………………………………………63. vi.

(8) 圖目錄圖 2-1. 基本 MOS 結構圖………………………………………………………4. 圖 2-2. 金氧半場效電晶體(MOSFET)之剖面結構圖………………………...5. 圖 2-3. n-MOSFET 之 ID-VD 輸出特性圖………………………………………6. 圖 2-4. 線邊緣粗糙度(LER)之示意圖………………………………………...9. 圖 2-5. 從 SEM 之電流資料中萃取線邊緣粗糙度的波型…………………..10. 圖 2-6. 兩個不同粗糙度之 LER poly line，一個較小(左)一個較大(右)…….10. 圖 2-7. 分別為不同 wafer 上之邊線緣與線寬度的 RMS…………………….11. 圖 2-8. 比較不同 LER 對於 NMOS 之 Ioff-Ion 影響……………………………12. 圖 2-9. 比較不同 LER 對於 PMOS 之 Ioff-Ion 影響…………………………….12. 圖 2-10 閘極邊線粗糙度(LER)之示意圖…………………………………….13 圖 2-11 S/D 接面之摻雜輪廓示意圖………………………………………….14 圖 2-12 熱退火前後之擴散比較圖……………………………………………14 圖 2-13 二維模擬之各種 Lc 對於不同 RMS 的趨勢圖……………………..…15 圖 2-14 在奈米尺度下，主要之內部變動因子………………………………..16 圖 2-15 在元件微縮下，RDF 所造成臨界電壓 Vth 的變動率…………………16 圖 2-16 幾種製程在不同線寬下，所產生之 LER 的程度…………………….17 圖 2-17 模擬 LER 的增加使得Vth 大幅提高………………………………...17 圖 2-18 LER/LWR 線邊緣之模擬流程……………………………………......18 圖 2-19 ξ=25 nm, α=0.5………………………………………………………..19 圖 2-20 σ =1 nm, α=0.5………………………………………………………...19 圖 2-21 σ=1 nm, ξ=25 nm……………………………………………………...20 圖 2-22 CD=50 nm, σ=1 nm, α=0.5, ξ=25 nm…………………………………20 圖 2-23 各種尺寸之臨界尺度下之變動率，(a)10 nm、(b)50 nm、(c)500 nm…21 圖 2-24 RMSσ 對於臨界尺度下之變動率的影響……………………………22 vii.

(9) 圖 2-25 相關長度ξ對於臨界尺度下之變動率的影響………………………22 圖 2-26 (a)為兩條 LER 與 LWR 之草圖，(b)為 line edge 1 之範例圖…………23 圖 2-27 (a)SEM 拍攝之實際圖(b)從 SEM 之拍攝圖中獲得之線條(c)利用 auto-correlation function 進行 Gaussian fitting……………………….24 圖 2-28 分別為不同製程下，平均 LER 和平均 LWR 之eff 粗糙度………….25 圖 2-29 相關參數之盒形圖………………………………………………….25 圖 2-30 不同製程下的 Fin/NW 之 ξ/eff ……………………………………...26 圖 2-31 在不同微影圖案技術(pattering techniques)下之 ξ/eff ……………...26 圖 3-1. 28 nm 製程之多晶矽平面型 COMS 元件…………………………….27. 圖 3-2. 28 nm 製程之多晶矽三閘極 CMOS 元件…………………………….28. 圖 3-3. 實驗設備及量測平台…………………………………………………29. 圖 3-4. 氧化層薄膜之邊線粗糙度(LR)與表面粗糙度(SR)…………………30. 圖 3-5. 氧化層薄膜表面粗糙度的變動(surface roughness variation)……….31. 圖 3-6. 氧化層薄膜之邊線粗糙度(line edge/width roughness)……………...31. 圖 3-7. 表面粗糙度變動率(surface roughness variation)之示意圖………….34. 圖 3-8. 電荷汲引電流之量測方法……………………………………………36. 圖 4-1. 平面型(上)與三閘極(下)電晶體之閘極電流分佈比較……………..38. 圖 4-2. 平面型(下)與三閘極(上)電晶體之電容分佈比較…………………..38. 圖 4-3. Ig/Ig,avg 與Cg/Cg,avg 之比較圖其中(a)為平面型電晶體元件，(b)為鰭 (fin)之高度為 10 nm 之三閘極電晶體元件，(c) 為鰭(fin)之高度為 30 nm 之三閘極電晶體元件……………………………………………..39. 圖 4-4. 氧化層厚度變動率(Tox)之比較圖，鰭(fin)之高度為 30 nm 之元件擁有最大的Tox…………………………………………………………39. 圖 4-5. 閘極面積變動率()之比較圖，圖中顯示鰭(fin)高度為 30 nm 之元件擁有最大之………………………………………………… viii.

(10) 圖 4-6. 幾何變動之樹狀圖……………………………………………………41. 圖 4-7. 氧化層表面粗糙度程度(SR)表示圖………………………………..42. 圖 4-8. 三閘極電晶體之電子遷移率比較圖…………………………………43. 圖 4-9. 表面粗糙度引起較多的接面缺陷(interface traps)…………………..43. 圖 4-10 邊線粗糙度(LER)與線寬粗糙度(LWR)示意圖……………………..45 圖 4-11 隨通道縮減，邊線粗糙度(LER)與線寬粗糙度(LWR)之成分分析圖………………………………………………………………………46 圖 4-12 閘極到源極 Cgs 與閘極到汲極 Cgd 之電容示意圖……………………47 圖 4-13 源極與汲極端之邊線粗糙度比較示意圖……………………………48 圖 4-14 源極與汲極端的邊線粗糙度之相依程度……………………………49 圖 4-15 量測於𝑉𝑔𝑠 − 𝑉𝑡ℎ = 0之低功率(low power, LP)時，通道縮減對於其閘極電流變動率之成分的影響…………………………………………51 圖 4-16 量測於𝑉𝑔𝑠 − 𝑉𝑡ℎ = 1之高功率(high power, HP)時，通道縮減對於其閘極電容變動率之成分的影響…………………………………………52 圖 4-17 氧化層面積之變動率(A)對於電場之預測…………………………54 圖 4-18 氧化層厚度之變動率(Tox)與電場之預測………………………….54 圖 4-19 氧化層之幾何變動率對於臨界電壓之變動率Vth 的影響…………56 圖 4-20 臨界電壓變動率之成分分析…………………………………………58 圖 4-21 幾何變動所造成電晶體關閉時之電流來源………………………....59 圖 4-22 量測源極端(source)電流與電晶體關閉時之電流(Ioff)之相依性…...59 圖 4-23 量測閘極端(gate)電流與電晶體關閉時之電流(Ioff)之相依性……...60 圖 4-24 平面型電晶體的汲極端飽和電流圖(Id,sat)的變動率………………...61 圖 4-25 三閘極電晶體的汲極端飽和電流圖(Id,sat)的變動率………………...61 圖 4-26 平面型(下)與三閘極(上)電晶體之汲極電流變動率Id 比較.………62 圖 4-27 平面型電晶體與三閘極電晶體之汲極電流之變動率分析…………63 ix.

(11) 圖 4-28 反向器(inverter)之電路示意圖………………………………………64 圖 4-29 直流電壓(DC)的反向器轉移特性曲線之變動率Vout……………...65 圖 4-30 暫態(transient)之輸出波形…………………………………………...66 圖 4-31 延遲時間之變動率()比較………………………………………….67. x.

(12) 第一章. 緒論. 1.1 研究背景與動機電晶體在過去的數十年間不斷的創新與發展，而跟隨著摩爾定律 (Moore’s law)的趨勢，不斷地微縮其電晶體之通道長度(gate length)，並且使得電晶體之尺寸越縮越小，為的是追求更低的成本與更高的性能需求，直到現今發展至奈米尺度的等級，並且符合當今電子產品輕薄短小的趨勢。但在其微縮之下，勢必會碰到許多的問題，像是短通道效應(short channel effect)、閘極漏電(gate leakage)或是製程上之困難度也將大大提高。而近年來，摩爾定律似乎有著趨緩的趨勢，因此發展出了三閘極鰭式電晶體(trigate FinFET)，以利摩爾定律的延續。其優點不外乎擁有更好的閘極控制能力，以及能夠抑制短通道效應等等，但缺點便是技術與微縮必須並行發展下，微影 (lithography)技術中光所產生之繞射問題也將產生，並且影響著三閘極電晶體的特性，像是氧化層幾何變異的產生。本實驗的目的便是研究於三閘極電晶體上，氧化層之變動率所造成的影響，利用量測閘極電流以及閘極電容的方式，萃取出氧化層厚度之變動率與氧化層面積之變動率，並反映於實際電路上之影響程度。. 1.1.1 本論文之架構本論文依內容的安排上，可分為五個章節: 1. 第一章為緒論，首先介紹電晶體之發展所面臨的問題，以及研究動機。 2. 第二章為文獻回顧，從對於氧化層之邊線粗糙度之模擬，到造成電性上的模擬。 3. 第三章為實驗方法，首先介紹元件之結構，在介紹實驗之機台，最後為公式之推導。 1.

(13) 4. 第四章為實驗結果，首先將我們所推導之公式及方法，利用實驗進行驗證，接著為量測閘極電流以及閘極電容，以此推測出邊線粗糙度與表面粗糙度對於電性上之影響，最後進行實際電路之驗證。 5. 第五章為結論與未來展望，說明本研究的結果以及未來可以研究的方向。. 2.

(14) 第二章. 文獻回顧. 2.1 金氧半場效電晶體在現今的時代中，隨著各種電子設備的蓬勃發展，像是手機、notebook 等，這些電子設備均是由 IC(Integra circuit)所組成，而電晶體為所有 IC 設備的基礎，而電晶體為組成 IC 的最小單位，在不斷地追求輕薄短小，方便攜帶之下，勢必要將電晶體越做越小，但在不斷的微縮下，遇到了許多問題，像是在此我們要討論的邊線粗糙度(line edge roughness)。由於曝光的難度越來越高，因此會產生嚴重的繞射問題，進而影響電晶體的性能。. 2.1.1 摩爾定律摩爾定律(Moore’law)是一種經驗法則，準確地描述過去半導體半世紀來微電子的快速成長結果。如以晶片效能而言，則每 18 個月進行世代更換，其臨界尺寸縮小至 0.7 倍(面積縮小 1 倍 0.7*0.7=0.49)，速度提升一倍。除了速度和面積為 CMOS 電路微縮上的主要目的之外，功率消耗也是重要的考慮因素。CMOS 技術為了降低 CMOS 元件能量消耗，製程世代由早期數微米演進至今的 90 奈米以下。然而，近幾年電晶體微縮上所遇到的物理極限，使得平面(planar)型電晶體發展受阻，因此在改善性能且維持閘極良好控制的能力之下，發展出了鰭式電晶體(FinFET)，以利摩爾定律得以持續延續下去[2-1]。. 2.1.2 電晶體之結構金氧半(MOS)電容在半導體元件物理中佔有很重要的地位，除了因為它在研究半導體界面(interface)特性時很有用之外，它也是構成 MOSFET 元件的核心部分。圖 2-1 顯示為一個 MOS 元件的剖面結構圖。傳統上，先在半 3.

(15) 導體基板(substrate)上利用熱氧化(thermal oxidation)製程成長一層氧化物，在於此薄氧化層之上使用沉積(deposition)方式形成金屬層。其中金屬層又稱為閘極(gate)，金屬可能是鋁或是一些其他形式的金屬；但圖 2-1 為金氧半(MOS) 元件之剖面結構圖，在目前工業界上，沉積在氧化層上的通常是高導電率的複晶矽(polycrystalline silicon，簡稱 poly-si)。而圖中的氧化層大部分是二氧化矽(SiO2)形成的絕緣體，其主要的作用為隔絕電流通過。. Gate contact. VG. Metal(Al or poly-si) Oxide(SiO2). Semiconductor(Si). Vsub. Ohmic contact. 圖 2-1 基本 MOS 結構圖. 圖 2-2 顯示一個 n-MOSFET 的基本結構剖面圖，他與圖 2-1 的 MOS 在結構上主要的差別在於前者於通道區域兩端各有一個 p-n 接面(大部分是使用離子佈植方式形成的重摻雜)與之緊密連接。因此，MOSFET 為一個四端點元件:除了與 MOS 相同的閘極(gate)和基底(substrate 或 body)兩個端點外， 4.

(16) 另外兩個端點就是由剛剛所言之兩個重摻雜區域形成的源極(source)和汲極 (drain)。於製造如圖 2-2 的 n-MOSFET 時，其半導體基底為 p 型，而源極與汲極為重摻雜的 n 型(如摻雜 B(硼),In(銦)三價的元素)，反之，在 p-MOSFET 時，使用 n 型半導體基板，而源極與汲極為重摻雜的 p 型(如摻雜 As(砷),P(磷) 等五價的元素)。. Gate contact. VG. Source contact. Metal(Al or n+ poly-si). Drain contact. Oxide(SiO2) Source(n+). Drain(n+). Semiconductor(Si). Vsub. Ohmic contact. 圖 2-2 金氧半場效電晶體(MOSFET)之剖面結構圖. 在 MOSFET 的操作中，以 n-MOSFET 為例，為了在閘極(gate)端加一正偏壓，使得氧化層下的 silicon 感應出通道之後，再於汲極(drain)端加一正電壓，此時電流將從源極(source)流向汲極，反之，在 p-MOSFET 中，為在閘極加一負偏壓，感應出通道，接著在汲極端同樣加一負偏壓，因而產生電流。而在此我們可以發現，攸關 MOSFET 是否能夠正常操作的關鍵在於氧化層 5.

(17) 是否能夠完全絕緣，代表氧化層品質的好壞非常重要，也是本論文中想要探討的問題。. 2.1.3 電晶體之特性在傳統 MOSFET 的輸出特性中，是由汲極電流(ID)、汲極電壓(VD )所構成，所謂的輸出特性(output characteristics)曲線基本上可分為截止區 (cutoff)、線性區(Linear Region)、飽和區(Saturation Region)。在此我們先將 MOSFET 的元件視為理想特性。. ID. Linear Region. Saturation Region. IDsat. Cutoff Region VDSAT. VSD. 圖 2-3 n-MOSFET 之 ID-VD 輸出特性圖. 首先，截止區(cutoff)是產生於閘極電壓小於臨界電壓(VG<VTH)時，代表閘極上所加的電壓尚不足以讓通道產生，因此在任何外加汲極電壓(VD)之下，汲極電流(ID)均為零。接著為線性區(Linear Region)，此時閘極電壓大於臨界電壓(VG>VTH)，於半導體表面產生通道，再於汲極端加上一小正電壓(VD)，此時汲極電流(ID)將 6.

(18) 會隨著 VD 的增加而增加，而通道就如同電阻一般(汲極電流與汲極電壓成正比關係)，公式(2.1)為電晶體於線性區操作時之表示式。 𝐼𝐷 = μ 𝐶𝑂𝑋. 𝑊. 𝑛. 𝐿. [(𝑉𝐺 − 𝑉𝑇 )𝑉𝐷 −. 𝑉𝐷 2 2. ]. (2.1). 其中𝐼𝐷 為汲極電流，μ 為電子遷移率，𝐶𝑂𝑋 為氧化層電容，W 為通道寬 𝑛. 度，而 L 為通道長度，𝑉𝐺 為閘極所施加之電壓，𝑉𝑇 為臨界電壓，𝑉𝐷 為汲極端電壓。在不斷的提升汲極電壓(VD)，會進入飽和區(Saturation Region)的階段，由於汲極電壓的增加，導致橫跨氧化層接近汲極端的電壓差也跟著減少，表示接近汲極端的反電荷密度也隨之減小。當汲極電壓剛好抵銷閘極電壓所造成的半導體表面反轉的條件，因此進入飽和區，即電流不再隨 VD 的增加而增加，公式(2.2)為電晶體操作於飽和區時之表示式。 1. 𝐼𝐷𝑆𝐴𝑇 = μ 𝐶𝑂𝑋 2. 𝑛. 𝑊 𝐿. (𝑉𝐺 − 𝑉𝑇 )2. (2.2). 為了增加汲極飽和電流(𝐼𝐷𝑆𝐴𝑇 )來提升元件的性能(performance)，我們可由公式(2.2)中得知，增加電容值(𝐶𝑂𝑋 )、增加通道寬度(𝑊)、以及降低通道長度(𝐿)，其中又以降低通道長度最為普遍，既可以提升元件性能，又可以縮小元件尺寸。然而，在不斷的微縮的情況下(尤其是當通道長度短於 0.35μm後，更加明顯)，此時汲極端電流(𝐼𝐷𝑆𝐴𝑇 )不再隨通道長度縮短而提升，反倒是降低氧化層厚度(𝑡𝑜𝑥 )仍然能夠顯著的提升汲極端電流(𝐼𝐷𝑆𝐴𝑇 )，所以降低氧化層厚度也是大家一值在努力的重要任務。. 2.1.4 次臨界特性(Subthreshold characteristics) 在 MOSFET 操作於截止區時(VG≦VT)，理想狀態下此時的汲極電流(ID) 應為零，但實際上並非如此，會因為閘極上所加的一微小電壓，使得此時臨 7.

(19) 界區對應半導體表面呈弱反轉(weak inversion)狀態，而產生一微小之電流，此電流稱為「次臨界電流 (Subthreshold current)」，因此次臨界特性為探討電晶體開關的特性之依據，並將次臨界擺幅(Subthreshold Swing,簡稱 S.S)，定義為汲極電流和閘極電壓之斜率倒數值，如公式(2.3)所示： S. S ≡. 𝑑𝑉𝐺 𝑑(𝑙𝑜𝑔𝐼𝐷 ). = ln10. 𝑑𝑉𝐺 𝑑(𝑙𝑛𝐼𝐷 ). = 2.3. 𝑑𝑉𝐺 𝑑(𝑙𝑛𝐼𝐷 ). (2.3). 也就代表，在同一閘極電壓下，汲極電流之變化越大，代表其開關特性越好。以目前的製造技術來說，在室溫下 S.S 的典型值介於 60mV/decade 與 120mV/decade 之間[2-2]。. 2.2 幾何變異(geometric variation) 由於元件不斷的微縮，為了改善傳統 MOSFET 所面臨物理極限的問題，因此發展出了 FinFET 的元件。其三維閘極擁有比傳統 MOSFET 更好的閘極控制能力，以及於通道中輕摻雜 (lightly-doped cgannel) 能抑制擾動來源 (variation source)，而擾動之來源例如隨機摻雜擾動(random-dopant fluctuation, RDF)[2-3]、閘極功函數擾動(gate work function fluctuation , WFF)[2-4]、隨機電報雜訊 (random-telegraph-noise, RTN)[2-5] 、隨機缺陷擾動 (random-trapfluctuation , RTF)[2-6]。然而，鰭(fin)的高度向上擴展，鰭溝槽(fin-trench)具有高深寬比及鰭之物理寬度(fin-width)也非常的小，形成非常複雜之結構，其中還引發了幾何變異 (geometric variations) ，如邊線粗糙度 (line edge roughness) [2-7]及面粗糙度(surface roughness)[2-8]。然而，在此針對這兩個問題進行探討，其中受 LER 的影響，CMOS 將出現嚴重的 Vth 的不穩定現象 [2-9]，以及 off-state 電流也將被影響[2-10]。. 8.

(20) 2.2.1 邊線粗糙度(LER)對於 MOSFET 的影響在這篇論文中，說明了邊線粗糙度(LER)對於電晶體的各種影響，像是對於 on-state 電流以及 off-state 電流的影響，而對於 LER 的定義如圖 2-4 所示，. 圖 2-4. 邊線粗糙度(LER)之示意圖[2-10]. 其產生的原因在於製程中之曝光(lithography)與蝕刻(etching)的部分，由於閘極不斷微縮，曝光(lithography)及蝕刻(etching)的難度將大大堤升。而為了了解 LER 的影響，在此使用了大量的 SEM 原始電流資料(raw current data)，去分析且模擬出其真實的情況，並且發現可以使用高斯分佈 (Gaussian distribution)來近似，作為 LER 的標準差的統計，其流程如圖 2-5 所示。. 9.

(21) 圖 2-5. 從 SEM 之電流資料中萃取邊線粗糙度的波型[2-11]. 接著，利用同樣的製程，藉由製程的控制下產生不同邊線粗糙度的 poly line，圖 2-6 為其 SEM 圖，而圖中之最小線寬為 25 nm，為我們的臨界尺度。接著利用量測的方法去統計出兩個不同邊線粗糙度的 RMS(Root Mean Square)，如圖 2-7 所示。. 圖 2-6. 兩個不同粗糙度之 LER poly line，一個較小(左)一個較大(右)[2-10]. 10.

(22) 圖 2-7. 分別為不同 wafer 上之邊線緣與線寬度的 RMS[2-10]. 最後，為了了解邊線粗糙度對於 MOSFET 的影響，利用 Ioff-Ion 之曲線圖進行 MOSFET 電性的比較，如圖 2-8 與圖 2-9 所示，分別為 gate length 為 40 nm 之 NMOS 與 PMOS 的 Ioff-Ion 比較圖。圖中可以發現在邊線粗糙度較大之 wafer 上，NMOS 之 Ioff 電流相較於邊線粗糙度較小的 wafer 上之 NMOS 元件要來的大，而對於 PMOS 中 Ioff 電流並沒有顯著的因為邊線粗糙度的增加而有明顯的增加，對此估計出於此元件大小，且其 RMS 為 2nm 的情況下，對於 NMOS 來說 Ioff 增加的幅度為 51%，而對於 PMOS 而言 Ioff 只有 12%的增加，原因是在同樣熱預算的情況下，硼(Boron)相較於砷(Arsenic)擁有較快的擴散速率，能夠快速地將 LER 所造成的 doping profile 彌補成較平滑，因此能夠減少對於 PMOS 元件 Ioff 的影響，另外，Ion 方面則是可以被忽略的，因為其影響率少於 1%[2-10]。. 11.

(23) 圖 2-8. 比較不同 LER 對於 NMOS 之 Ioff-Ion 影響[2-10]. 圖 2-9. 比較不同 LER 對於 PMOS 之 Ioff-Ion 影響[2-10]. 另外，也探討閘極邊線粗糙度(gate LER)對於 doping profiles 的影響，如圖 2-10 及 2-11 所示，由於閘極邊線粗糙度的原因，而造成摻雜輪廓(doping 12.

(24) profiles)的不平整，以至於影響 MOSFET 之特性。然而，在此利用模擬的方式，去討論各種不同粗糙度(RMS)以及不同之 Lc(correlation length)對於熱退火後之接面擴散的情況。首先，利用較小之 Lc 進行退火前與退火後之比較，如圖 2-12，可以發現熱退火後對於摻雜輪廓有相當好的改善程度，對此也進行了不同 Lc 的比較如圖 2-13。由此可知，在同樣粗糙度(RMS)下呈現著 Lc 越小會擴散的越深入，也就是距離越遠。然而，這也跟不同種材料有關，像是在此指出，同樣的熱退火條件下，如在 1050 度 C 下退火 5 秒，硼(boron) 所產生的擴散長度估計是 15 nm，且較砷(arsenic)之 7 nm 要來的長，因此對於 doping profiles 的平滑程度相比來說(RMSjunc/RMSgate)，硼將改善~73%而砷卻改善較少只有~37%，然而這是在 Lc 為 5nm 的情況下所得之結果；反之則相對較小。最後歸納出幾個會影響 S/D channel 粗糙度之原因，可以發現，其不但是因為閘極邊線粗糙度的問題，也和之後的熱退火有關係，擴散的長度也將影響通道的長度，因此對於 LER 的探討是有其必要性的。. 圖 2-10 閘極邊線粗糙度(LER)之示意圖[2-12]. 13.

(25) 圖 2-11 S/D 接面之摻雜輪廓示意圖[2-12]. 圖 2-12 熱退火前後之擴散比較圖[2-12]. 14.

(26) 圖 2-13 二維模擬之各種 Lc 對於不同 RMS 的趨勢圖[2-12]. 2.2.2 探討邊線粗糙度(LER)及隨機摻雜擾動(RDF)對於臨界電壓 Vth 的變動率在 CMOS 不斷的微縮下，在製程上有著不可避免而產生的製程偏差。其中，LER 與 RDF 是由於物理以及製程上的限制而產生的偏差問題，如圖 214 所示，RDF 主要是因為對於通道的區域，進行隨機摻雜，由於隨機的摻雜，會造成某些地方的不均勻，使得影響到 CMOS 之性能，像是 Vth 的波動的問題，而這個問題也隨著元件的微縮下，而有被放大的趨勢，如圖 2-15，在通道摻雜的數量隨著同道長度的縮小而減少，而此時可以看到 Vth variation 將呈現上升的趨勢，由於此為止考慮 RDF 之模擬預測圖，在未來元件縮小的趨勢下，LER 所造成之閘極的失真，也必須被考慮。. 15.

(27) 圖 2-14 在奈米尺度下，主要之內部變動因子[2-13]. 圖 2-15 在元件微縮下，RDF 所造成臨界電壓 Vth 的變動率[2-13]. LER 主要來自於閘極蝕刻時所產生，以及閘極材料本生的不同而影響，圖 2-16 為製程所產生之 LER，說明了為了要減少 LER 所造成的影響，改善 lithography 並不是個有效的方案。. 16.

(28) 圖 2-16 幾種製程在不同線寬下，所產生之 LER 的程度[2-13]. 在此也模擬了不同L 情況下對於Vth 的影響程度，可從模擬圖中發現，如圖 2-17 所示，很明顯地，當電晶體寬度(width)縮小的情況下，對於Vth 而言有著越來越嚴重的趨勢，這在對於電路設計上將會有很大的影響。. 圖 2-17 模擬 LER 的增加使得Vth 大幅提高[2-13] 17.

(29) 2.2.3 邊線粗糙度(LER)與線寬粗糙度(LWR)對於臨界尺度下之變動率 (Critical Dimension variation) 在這篇論文中，利用模擬的方法去研究 LER 與 LWR 對於臨界尺度下之變動率的影響，而 LER/LWR 可由三個不同參數來表示其特徵，第一個是絕對粗糙度振幅，使用表示，第二個為相關長度(correlation length)，由 ξ 表示，為最低頻之振幅頻譜，第三個為粗糙度指數(roughness index)，由來表示。圖 2-18 為此模擬之流程圖，其中越大代表邊線越粗糙，越長的 ξ 代表邊線改變的越慢，越小的代表邊線越粗糙，圖 2-19~2-22 明顯的表現出各種不同參數產生之不同粗糙度的線。. 圖 2-18 LER/LWR 邊線粗糙度之模擬流程[2-14]. 18.

(30) 圖 2-19 ξ=25 nm, α=0.5[2-14]. 圖 2-20 σ =1 nm, α=0.5[2-14] 19.

(31) 圖 2-21 σ=1 nm, ξ=25 nm[2-14]. 圖 2-22 CD=50 nm, σ=1 nm, α=0.5, ξ=25 nm[2-14] 20.

(32) 最後，臨界尺度下之變動率為奈米結構的平均均勻度，且對於奈米元件有很大的影響，在此模擬固定粗糙度參數分別為 RMSσ(1 nm)、α(0.5)、ξ(25 nm)下，進行不同尺寸下，臨界尺度之變動率的模擬進行比較，如圖 2-23 所示，正如預期中之臨界尺度越小，擁有較大之臨界尺度之變動率。. (a). (b). (c) 圖 2-23 各種尺寸之臨界尺度下之變動率，(a)10 nm、(b)50 nm、(c)500 nm[2-14] 21.

(33) 並且也單獨探討 RMSσ 對於臨界尺度下之變動率的影響，σ 的範圍為 0.2 nm~3 nm，如圖 2-24 所示，可以發現在兩條線呈現一線性的關係，也就是說在較大的 RMSσ 下會產生較大的臨界尺度下之變動率。. 圖 2-24 RMSσ 對於臨界尺度下之變動率的影響[2-14]. 接著探討 correlation length ξ 對於臨界尺度下之變動率的影響，由圖 2-25 可以清楚看到，較長的 correlation length 使得臨界尺度下之變動率較大，特別是從 ξ=10 nm~30 nm 時，臨界尺度下之變動率由 1.06 nm 提高至 2.15 nm。. 圖 2-25 相關長度ξ對於臨界尺度下之變動率的影響[2-14] 22.

(34) 另外，於此也利用模擬的方式，去探討不同製程所產生之邊線粗糙度 (LER)和邊寬粗糙度(LWR) [2-15][2-16]，圖 2-26(a)為 LER 之示意圖，圖 226(b)為使用 auto-correlation function(AFC)來得到符合(fitting)之邊線粗糙度，. 圖 2-26 (a)為兩條 LER 與 LWR 之草圖，(b)為 line edge 1 之範例圖[2-15]. 23.

(35) 接著為了探討與製程的相依性，圖 2-27(a)為利用 SEM(scanning electron microscope)拍攝時所顯示之圖型，圖 2-27(b)為我們所偵測到之線條，接著圖 2-27(c)為使用高斯(Gaussian)方程式去自動符合(auto-correlation)出來之線條，在此 FinFETs 之 Fin channel 使用三種不同製程所產生，分別為 hard mask trimming(HT)、SiN spacer define(SD)，e-beam lithography(EBL)，所產生之粗糙度如圖 2-28 所示。此使用之參數ξ為相關之週期 cross-correlation period，而為影響振幅之參數。接著如-圖中可以得到各個不同製程下之參數，以及圖-中得到參數ξ，可以看出 Normailized translation length 對於製程之相依性甚低，由 2-31 可以得知和ξ是具相依性的，且可以觀察到 NW LER 的部分是相對較集中的。由此可以推斷，NW FET 之 self-limiting 氧化製程有利於減少變化(variation)。. 圖 2-27 (a)SEM 拍攝之實際圖(b)從 SEM 之拍攝圖中獲得之線條(c)利用 auto-correlation function 進行 Gaussian fitting[2-16]. 24.

(36) 圖 2-28 分別為不同製程下，平均 LER 和平均 LWR 之eff 粗糙度[2-16]. 圖 2-29 相關參數之盒形圖. 25.

(37) 圖 2-30 不同製程下的 Fin/NW 之 ξ/eff[2-16]. 圖 2-31 在不同微影圖案技術(pattering techniques)下之 ξ/eff[2-16]. 26.

(38) 第三章. 元件製備與實驗方法. 3.1 元件製備元件分為兩種，一種為 28 nm 製程之多晶矽(poly-Si-gate)的平面型(planar)電晶體。如圖 3-1 所示，為 28 nm 製程之多晶矽 (poly-Si-gate) 的三閘極 (trigate)CMOS 元件，於 SiON 上所製作，而元件擁有各種不同大小之通道長度(channel lengths)與通道寬度(channel width)，其計算方式及結構示意圖，如圖 3-2 所示。. Gate S. 圖 3-1. substrate. D. 28 nm 製程之多晶矽平面型 CMOS 元件. 27.

(39) Y’. Y Y’. Poly Gate. Width. STI. Channel. oxide. Height. Y. * Wtotal=Width+2xHeight 圖 3-2. 28 nm 製程之多晶矽三閘極 CMOS 元件. 3.2 實驗設備在量測的機台方面，如圖 3-3 所示，使用電腦當作主要控制器，利用 HPIB(GP-IB, IEEE-488 Standard)作為連接介面，並且連接包括半導體參數分析儀(Paremeter Analyzer, HP 4156C)、低漏電轉換器(Switch Matrix, HP 5250A)、 28.

(40) 雙通道脈衝產生器(dual channel pluse generator, HP 8110A)，量測平台(Cascade Guarded Thermal Probe Station)。另外，我們使用 PC 上之程式語言 HT-basic 進行實驗機台的控制。. 圖 3-3. 實驗設備及量測平台. 3.3 實驗原理在實驗之前，我們先用圖 3-4 知示意圖進行說明，途中說明了對於 CMOS 的各種擾動，其中包括了功函數擾動(WFF)、隨機電報雜訊(RTN)、隨機缺陷擾動(RTF)、隨機摻雜擾動(RDF)，以及在本論文中愈探討之部分，線粗糙度 (Line roughness)與表面粗糙度(Surface roughness)，這些均被歸納在製程所引 29.

(41) 起之變動。在此討論的部份我們將其歸納為幾何變動率(Geometric variation) 的部分進行討論。接著從圖 3-5 之表面粗糙度(surface roughness)示意圖進行說明，圖 3-5(b)為圖 3-5(a) 之三閘極元件之橫截面，圖 3-5(c)顯示了由於鰭 (fin)與鰭之間之淺溝槽隔離(STI)蝕刻製程的影響，使得氧化層薄膜較為粗糙，而粗糙的程度被稱為氧化層厚度之變動率Tox，另一方面，圖 3-6 為另一類型之幾何變異，稱為面積擾動率A。這關係到了氧化層薄膜之寬度(width)與長度(length)的變動率，並且可以做為評估邊線粗糙度之程度的指標，分別為寬度部分之粗糙度 (line width roughness) 與長度部分之粗糙度 (line edge roughness)。. • Work Function Fluctuation(WFF) • Line Roughness Variation(LRV) • Surface Roughness Variation(SRV). • Random Telegraph Noise(RTN) • Random Trap Fluctuation(RTF). Geometric variation Stress induced variation. • Random Dopant Fluctuation(RDF) 圖 3-4. 氧化層薄膜之邊線粗糙度(LR)與表面粗糙度(SR). 30. Process induced variation.

(42) Y Gate oxide. poly-gate. Channel. Y’. Y (a). Y’. STI. (b). Z. Z X’. Top line roughness. (c). (d). …….. Tox,i. 0. X. ……. X. Bottom line roughness Z’. 圖 3-5. 氧化層薄膜表面粗糙度的變動(surface roughness variation). 圖 3-6. 氧化層薄膜之邊線粗糙度(line edge/width roughness). 31.

(43) 3.3.1 邊線粗糙度之變動率(LRV)與表面粗糙度之變動率(SRV)之理論在閘極漏電流的部分分為兩種情況，一種為直接穿隧(direct tunneling)，另一種為 FN 穿隧(Fowler-Nordheim)，而 FN 穿隧產生於閘極有一較高之電壓或是氧化層較厚的情況。而在我們的研究中，由於氧化層較薄的情況下，因此是屬於直接穿隧的情況，因此我們知道直接穿隧是與氧化層厚度具有相關的[3-1]，下列公式(3.1)為直接穿隧之方程式[3-2]:. Vox 2  B(1  (1  qVox / s )1.5 ) A J ( ) exp( Tox ). (1  (1  qVox / s )0.5 ) 2 Tox Vox. (3.1). 公式中之參數 A 與 B 均相依於穿隧能障高度s，mox 為穿隧電子之有效質量，. Tox 為氧化層厚度以及 Vox 為施加於氧化層上之電壓。 1. q3 4 ( 2m ox ) 2 3 A ， B  s 2 16 2 s 3 q. 接著為了凸顯公式中之氧化層厚度，我們使用和去代替 Tox 以外之參數，. J .  exp(  Tox ) Tox2. (3.2). 圖 3-7 顯示出了每單位面積的氧化層厚度 Tox，而此現象引起了穿隧電流的擾動，以至於我們必須使用統計的方式去進行分析，. J g ,i  (J g ,i  J g ,avg )2 2. (3.3). 不同的閘極電流密度:. I g ,i  (J g ,i  J g ,avg )2 (A )2 2. (3.4). 閘極電流之變動率(variation):. I g 2 . 1 N. i1 ( J g ,i  J g ,avg )2 (A)2  N. (A) 2 N. 閘極漏電流之標準差: 32. . N. i 1. ( J g ,i  J g ,avg ) 2. (3.5).

(44) I g  A. i. N 1. (J g ,i  J g ,avg )2 / N. (3.6). 接著回到公式(2.2)，為了方便運算而使用下列之代數取代. x  Tox 和. I g   2 x 2 exp(  x ). (3.7). 進行泰勒展開(Taylor’s expansion): x 2 exp( x ) . exp(  ). . 2. . exp(  ). 3. 2   x.     .... (3.8). 展開公式(2.7)，而在此之  等於 xavg，且較高次方向由於數值太小而可以忽視不計， x  2 exp( x ) . exp( x avg ). x avg. 2. . exp( x avg ). x avg. 3. 2  x x  x  avg. avg. (3.9). 將此結果帶回到公式(2.7)，得到下列式子: 2 I g  2 x avg exp( x avg )  1  2  2 2 I g ,avg  x avg exp( x avg )  x avg.   x   . (3.10). 和  I g 2     I g ,avg  Tox ,avg.   Tox   . (3.11). 最後由於氧化層厚度擾動與元件的面積之間的關係成反比，因此得到下式:.  Tox  . SR LW. (3.12). 33.

(45) 圖 3-7 表面粗糙度變動率(surface roughness variation)之示意圖. 另外，根據電容其閘極電流之公式，我們進而藉由此方法推算出我們所要求得之Tox 以及，而在此將運用以下兩個公式進行相關之推導: 𝐶𝑔𝑎𝑡𝑒 = 𝐴 ∙. 𝜀𝑜𝑥. (3.13). 𝑡𝑜𝑥. (3.14). 𝐼𝑔𝑎𝑡𝑒 = 𝐴 ∙ 𝐽𝑔𝑎𝑡𝑒 接著將公式(3.1)進行兩種變數之泰勒展開式: f(x, y) = 𝑓0 (𝑎, 𝑏) + 𝑓𝑥 (a, b)(x − a) + 𝑓𝑦 (a, b)(y − a)+. .. 𝐶𝑔𝑎𝑡𝑒 ≈ 𝐴𝑎𝑣𝑔 ∙. 𝜀𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔. +. 𝜀𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔. (𝐴 − 𝐴𝑎𝑣𝑔 ) + (−𝐴𝑎𝑣𝑔. 𝜀𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔 2. )(𝑡𝑜𝑥 − 𝑡𝑜𝑥,𝑎𝑣𝑔 ). 取出與擾動率(variation)相關之參數 ε𝑜𝑥. 2. 𝜎 𝐶𝑔𝑎𝑡𝑒 ≈ (. 𝑡𝑜𝑥,𝑎𝑣𝑔. 2. ) ∙ 𝜎 2 𝐴 + (𝐴𝑎𝑣𝑔. 𝜀𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔 2. )2 𝜎 2 𝑡𝑜𝑥. 由於高次方項之數值過於微小，因此我們將忽略不計，並將擾動率標準化而得到下式: 𝜎2 𝐶𝑔𝑎𝑡𝑒 𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔 2. 2 𝜀𝑜𝑥 ) ∙𝜎2 𝐴 𝑡𝑜𝑥,𝑎𝑣𝑔 2 𝜀 ( 𝑜𝑥 ) 𝑡𝑜𝑥,𝑎𝑣𝑔. ≈. 𝜀𝑜𝑥 )2 𝜎2 𝑡𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔 2 𝜀 ( 𝑜𝑥 𝐴𝑎𝑣𝑔 )2 𝑡𝑜𝑥,𝑎𝑣𝑔. (. (. +. 34. (3.15).

(46) 再化簡成下式公式(3-4): 𝐶𝑔𝑎𝑡𝑒. 𝜎2 (. 𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. 𝐴. ) = 𝜎2 (. 𝐴𝑎𝑣𝑔. ) + 𝜎 2(. 𝑡𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔. (3.16). ). 即得到 line roughness 之公式: 𝐶𝑔𝑎𝑡𝑒. σA = 𝐴𝑎𝑣𝑔 ∙ √𝜎 2 (. 𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. ) − 𝜎 2(. 𝑡𝑜𝑥 𝑡𝑜𝑥,𝑎𝑣𝑔. (3.17). ). 另外，也將公式 3.2 進行泰勒展開式 𝐼𝑔𝑎𝑡𝑒 ≈ 𝐴𝑎𝑣𝑔 ∙ 𝐽𝑔,𝑎𝑣𝑔 2 + 𝐽𝑔,𝑎𝑣𝑔 (𝐴 − 𝐴𝑎𝑣𝑔 ) + 𝐴𝑎𝑣𝑔 (𝐽𝑔 − 𝐽𝑔,𝑎𝑣𝑔 ) → 𝜎 2 𝐼𝑔𝑎𝑡𝑒 ≈ 𝐽𝑔,𝑎𝑣𝑔 2 ∙ 𝜎 2 𝐴 + 𝐴𝑎𝑣𝑔 2 𝜎 2 𝐽𝑔 →. 𝜎 2 𝐼𝑔𝑎𝑡𝑒 𝐼𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. 2. ≈. 𝐽𝑔,𝑎𝑣𝑔 2 ∙ 𝜎 2 𝐴 2. 𝐽𝑔,𝑎𝑣𝑔 ∙ 𝐴𝑎𝑣𝑔. 2. +. 𝐴𝑎𝑣𝑔 2 𝜎 2 𝐽𝑔 2. 𝐽𝑔𝑎𝑡𝑒 ∙ 𝐴𝑎𝑣𝑔. 2. = 𝜎2 (. 𝐴 𝐴𝑎𝑣𝑔. ) + 𝜎 2(. 𝐽𝑔 𝐽𝑔,𝑎𝑣𝑔. ). 再整理後得到下式: 𝜎2 (. 𝐼𝑔𝑎𝑡𝑒. 𝐼𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. ) = 𝜎2 (. 𝐴. 𝐴𝑎𝑣𝑔. ) + (𝛽 +. 2 𝑡𝑜𝑥,𝑎𝑣𝑔. )2 𝜎 2 𝑡𝑜𝑥. (3.18). 再將公式 3.18 減去公式 3.17，即可得到 surface roughness 之公式，如下所示: 𝐼𝑔𝑎𝑡𝑒 𝐶𝑔𝑎𝑡𝑒 )−𝜎2 ( ) 𝐼𝑔𝑎𝑡𝑒,𝑎𝑣𝑔 𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔 4𝛽 3 𝛽2 + + 𝑡𝑜𝑥,𝑎𝑣𝑔 𝑡𝑜𝑥,𝑎𝑣𝑔 2. 𝜎2 (. σ𝑡𝑜𝑥 = √. (3.19). 35.

(47) 3.3.2 電荷汲引技術(charge pumping) 電荷汲引技術是基於，矽與二氧化矽之介面之缺陷，於此電子與電洞再結合的過程，而產生之電流我們稱為電荷汲引電流，於閘極施加連續且高於臨界電壓之脈衝，使得通道很快速的由聚積(accumulation)轉變為強反轉 (inversion)。接著介面缺陷將立刻捕捉載子再複合，而產生電荷汲引電流(Icp)，此電流便可由基板(subatrate)量測而得。雖然此電流與頻率成正比關係，然而，每一次充放電的循環的電荷(QCP = ICP/f )仍然保持相同不受頻率而影響[3-3] ，量測示意圖如圖 3-8 所示。. Nit/Qit. Gate S. D electrons. holes Icp 圖 3-8. 電荷汲引電流之量測方法. 36.

(48) 第四章. 結果與討論. 於第三章已大致介紹實驗之理論與相關參數萃取之方法，在此我們的目的為探討電晶體持續發展之下，於三閘極電晶體與平面型電晶體中，氧化層之邊線擾動率與表面擾動率，所造成電性方面的影響。另一方面，實驗中我們也將氧化層之邊線擾動率與表面擾動率，透過三閘極電晶體與平面型電晶體於電路上之影響進行比較，進而做更深入的研究與探討。. 4.1 三閘極電晶體與平面型電晶體之幾何變動率之量測結果根據先前所提及之理論，以下為我們藉由量測 Ig 與 Cg 進行氧化層擾動之判斷。圖 4-1 為閘極電流(Ig)之量測圖，圖中上方為平面型電晶體之閘極電流圖，而下方為三閘極電晶體之閘極電流圖，由此可以明顯地觀察到，三閘極電晶體之閘極電流變動率(variation)明顯高於平面型電晶體。另外圖 4-2 為電容 Cg 之量測圖，圖中上方為三閘極電晶體之電容量測圖，下方為平面型電晶體之電容量測圖。於此圖中，我們可以觀察到三閘極電晶體之電容變動率很明顯的高於平面型電晶體。接著計算出Ig 與Cg，如圖 4-3 所示，分別為平面型電晶體與不同鰭(fin)高度之三閘極電晶體。由此一來，便可透過公式估計出氧化層厚度變動率(Tox)以及閘極面積之變動率()，分別為圖 4-4 與圖 4-5。從圖 4-4 中可以看出於同樣尺寸之下，當氧化層電場不斷增加時，氧化層厚度之變動率(Tox)將會下降，且三閘極電晶體之變動率均高於平面型電晶體。另外，於三閘極電晶體之比較下，鰭(fin)之高度為 30 nm 之氧化層厚度之變動率又比 10 nm 來的更大，接著觀察圖 4-5 中之閘極面積變動率()，同樣可以得到相同之結果。. 37.

(49) planar nMOSFETs W/L=2.2/0.05(m). Ig(nA). 9 6 3. Ig(nA). 0 9. trigate nMOSFETs w. HFin=30nm. 6. W/L=2.2/0.05(m). 3. 0 -0.4. -0.2. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Vgs-Vth(volt) 圖 4-1. 平面型(上)與三閘極(下)電晶體之閘極電流分佈比較. nMOSFETs W/L=2.2/0.05(m). Cg(fF). 4. 2Cg=2Cgd+2Cgc. Trigate w/ HFin=30nm. 3. Cg. 2. planar 1. Cgc. Cgd 0. 圖 4-2. -0.5. 0.0. 0.5. Vgs-Vth(volt). 1.0. 1.5. 平面型(下)與三閘極(上)電晶體之電容分佈比較 38.

(50) Normalized Standard Deviation,2/Avg.%. 80. Ig/Ig,avg 120Cg/Cg,avg trigate trigate 100 nMOSFETs nMOSFETs w/ HFin=10nm 80 w/ HFin=30nm. 60. 60. 60. 40. 40. 40. 20. 20. 20. 0. 0. 0. 120 100. W/L=2.2/0.05(m) 120. planar nMOSFETs. (a). 80. 0.0 0.3 0.6 0.9 Vgs-Vth(volt). 100. (b). (c). 0.0 0.3 0.6 0.9 Vgs-Vth(volt). 0.0 0.3 0.6 0.9 Vgs-Vth(volt). Ig/Ig,avg 與Cg/Cg,avg 之比較圖其中(a)為平面型電晶體元件，(b)為鰭. 圖 4-3. (fin)之高度為 10 nm 之三閘極電晶體元件，(c) 為鰭(fin)之高度為 30 nm 之三閘極電晶體元件. 1.0. Oxide Thickness Variation,Tox(Å). nMOSFETs W/L=2.2/0.05(m). trigate w/ Hfin=30nm trigate w/ Hfin=10nm planar. 0.8 0.6 0.4 0.2 0.0 0.0. 0.2. 0.6. 0.4. 0.8. 1.0. Vgs-Vth(volt) 圖 4-4. 氧化層厚度變動率(Tox)之比較圖，鰭(fin)之高度為 30 nm 之元件擁有最大的Tox 39.

(51) ). 2. Gate Area Variation,Agate(m. nMOSFETs W/L=2.2/0.05 (m). 0.04. trigate w/ Hfin=30nm trigate w/ Hfin=10nm. 0.03. planar. 0.02. 0.01. 0.00. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. Vgs-Vth(volt) 圖 4-5. 閘極面積變動率()之比較圖，圖中顯示鰭(fin)高度為 30 nm 之元件擁有最大之. 4.2 幾何變動率(geometric variation)於三閘極電晶體中之影響為了研究幾何變動率是如何造成影響的，我們將其拆解成幾種不同之成分，如圖 4-6 之樹狀圖所示。對此我們可以將幾何變動率分為兩種，一種為表面粗糙變動率(surface roughness variation, SR)，另一種為面積變動率(aera variation, )。其中SR 是受氧化層厚度之變動Tox 所影響，而面積變動率 () 則是受到邊線粗糙度 (line edge roughness) 和線寬粗糙度 (line width roughness)的影響。. 40.

(52) (Surface roughness) SR  Tox   WL ox (Jg/Jgavg). T. Volume of gate dielectric: A Tox. Geometric variation. SR. Ig  A  J g. Cg .  ox A Tox. LER. A (C /C ) g. gavg. (Cgd) 2Cg=2Cgd+2Cgc. (Line roughness). LWR (Cgc). 圖 4-6. 幾何變異之樹狀圖. 4.2.1 氧化層表面粗糙度(surface roughness variation, SR)對電晶體之影響為了瞭解氧化層表面粗糙度之程度，我們藉由量測三種不通型態之電晶體進行比較。分別為平面型電晶體，以及鰭高度(fin height)分別為 10 nm 與 30 nm 之三閘極電晶體。透過量測取得個別之氧化層厚度之變化率Tox，再分別對個別的面積導數平方根為 X 軸進行作圖，如此便可以得到氧化層表面粗糙度SR，且該線將通過原點，如圖 4-7 所示。因此，根據氧化層表面粗糙度之斜率，我們便可以判斷氧化層表面粗糙度的程度。隨著面積的不斷縮小，氧化層表面粗糙度也將會來越嚴重，而其嚴重之程度依序是鰭高度(fin height) 30 nm 大於 10 nm，並且大於平面型電晶體。另一方面，氧化層表面之粗糙度較於嚴重的電晶體，也將增加接面間的缺陷(interface traps)。因此， 41.

(53) 由圖 4-8 之電子遷移率之圖可以清楚看出，於高電場下，鰭高度為 30 nm 相較於鰭高度為 10 nm 之三閘極電晶體，電子遷移率衰退的情況將更明顯。除此之外，藉由電荷汲引技術(charge-pumping)，量得其電荷汲引電流密度 (charge-pumping current density)。我們發現當其電流密度較高時，經過換算，其數值可轉換為代表接面缺陷之密度(interface traps density)。如圖 4-9 所示，很明顯的在鰭高度為 30 nm 之三閘極電晶體於高電場下，擁有相對於鰭高度為 10 nm 之三閘極電晶體有較大之電荷汲引電流密度。因此，我們可以合理推論，由於氧化層表面粗糙度較為嚴重，使得接面處擁有較多的缺陷。. 1.4. nMOSFETs trigate w/ Hfin=30nm trigate w/ Hfin=10nm planar. 1.2. Tox(A 0). 1.0. Vgs=Vth. 0.8 0.6 0.4. SR. 0.2 0. 1. 2. 3. 4. 5. 1/LW (1/m) 圖 4-7. 氧化層表面粗糙度程度(SR)表示圖. 42. 6.

(54) trigate nMOSFETs. eff(cm2/V-sec). 250. 200. 150. HFin=10nm. 100 0.0. 0.3. Charge Pumping Current Density(A/m). 圖 4-8. 3. W/L=1/0.5(m). HFin=30nm. 0.6 0.9 1.2 Vgs- Vth(volt). 1.5. 三閘極電晶體之電子遷移率比較圖. Hfin=30nm Hfin=10nm. 2. 1. frequency=1Mhz trigate nMOSFETs W/L=0.8/0.036 m. 0. 圖 4-9. -0.4. 0.0. 0.4. 0.8. Vgh(volt) 表面粗糙度引起較多的接面缺陷(interface traps) 43.

(55) 4.2.2 氧化層之邊線粗糙度(LER)和線寬粗糙度(LWR)對於電晶體微縮下之影響為了瞭解氧化層之邊線粗糙度與邊寬粗糙度，在量測之前，我們必須先定義出想要量測的部分。如圖 4-10 所示，圖中 LER 表示之處就是我們所稱之為邊線粗糙度的位置，也就是光罩的通道變動率(mask channel length variation)。另外，於圖 4-10 中，X 與 X’之切面為 LWR 所表示之處，其被定義成線寬粗糙度，也就是所謂的有效通道長度所造成之變動量(effective channel length variation)。我們可以藉由量測閘極到汲極端之電容Cgd 來獲得邊線粗糙度；另外，線寬粗糙度則可以利用量測閘極到通道之電容Cgc 來得到。接著，圖 4-11 為我們所量測之結果圖。在實驗中，我們量測了幾個不同的元件，分別是平面型電晶體與鰭高度(fin height)分別為 10 nm 與 30 nm 之三閘極電晶體進行比較。將寬度(width)固定在 2.2m，只做通道長度(channel length)的縮減，藉由分離出兩種不同成分對於通道長度縮減後之情況。圖中 2Cgc 所代表的是線寬粗糙度(LWR)，2Cgd 代表的為邊線粗糙度(LER)。由此我們可以看得出來在相同通道長度之下，三閘極電晶體中之邊線粗糙度均高於平面型電晶體；其中鰭之高度為 30 nm 之元件又高於鰭高度為 10 nm 之元件。隨著通道長度的縮減，邊線粗糙度(LER)所造成的影響，將遠高於線寬粗糙度(LWR)，特別是鰭高度為 30 nm 之三閘極電晶體最為明顯。因此，我們可以判斷，在未來電晶體持續微縮之下，此影響勢必將會越來越嚴重。. 44.

(56) LER(mask channel length variation). Gate mask. S. x. D x’ S/D impurity driven-in. LWR (effective channel length variation). x S. x’. Gate substrate. D. 圖 4-10 邊線粗糙度(LER)與線寬粗糙度(LWR)示意圖. 45.

(57) Normalized Variance, 2/2Cg %. 150. Planar Trigate nMOSFETs nMOSFETs HFin=10nm HFin=30nm. W=2.2m 2Cgd+2Cgc=2Cg. 100 LER dominates 2Cgc. (LWR). 2Cgd. (LER). 50. 0. L(m):. 1. 0.1. 0.05. 圖 4-11 隨通道縮減，邊線粗糙度(LER)與線寬粗糙度(LWR)之成分分析圖. 4.2.3 邊線粗糙度(LER) 對於源極(source)與汲極(drain)端之影響程度及原因之探討為了探討源極與汲極端是否具一致性，在此實驗中，藉由量測數個相同大小的元件之閘極與源極之電容 Cgs 與閘極與汲極之電容 Cgd，如圖 4-12 所示，去獲得邊線粗糙度(LER)對於元件微縮上之影響。在此將標準差Cgs 除以Cgd 之值定為相關因子，如表 1 所表示。也就是說，當Cgs 除以Cgd 之值為 1 的時候，其所呈現的圖示為圖 4-13 中左邊的部分，表示源極與汲極兩邊之邊線粗糙度是相似的；而當Cgs 除以Cgd 之值為大於 1 或者小於 1 的情況下，其所呈現的圖示為圖 4-13 中右邊的部分。其源極與汲極端之邊線粗糙度的程度是不相同的，表示其中一邊是較粗糙的。實驗結果如圖 4-14 所 46.

(58) 示，我們分別量測平面型電晶體與不同鰭之高度的三閘極電晶體進比較：縱軸為Cgs 除以Cgd 之值，而橫軸為光罩長度(mask length)。圖中我們先觀察平面型電晶體之情況，可以發現其對於通道長度縮減之下，汲極端與源極端粗糙度相似的程度，呈現相同的趨勢，表示通道長度越短其相似的程度越明顯。接著看三閘極電晶體的部分，可以發現不論是對於鰭的高度為 10 nm 還是 30 nm，我們將其通道長度的縮減，與平面電晶體同樣擁有非常明顯的相似性。這樣的結果，代表不管是源極或是汲極之邊線粗糙程度均非常嚴重，尤其是在極短通道的情況下會顯得更明顯。因此我們認為，這是因為在有限的曝光能力下，光線繞射所造成的問題。相反的，在通道長度越長的情況下，其源極與汲極端之邊線粗糙度相關因子則呈現較大的現象。表示在長通道之中，蝕刻閘極之圖案的時候，因為隨機的蝕刻轟擊側壁的原因，所造成兩者間之差異。. Cgs. Cgd. Gate S. substrate. D. 圖 4-12 閘極到源極 Cgs 與閘極到汲極 Cgd 之電容示意圖. 47.

(59) S/D Edge correlation. D. S. S/D Edge Non-correlation. S. G. D G. 圖 4-13 源極與汲極端之邊線粗糙度比較示意圖. σ𝐶𝑔𝑠 → 1, correlation σ𝐶𝑔𝑑 σ𝐶𝑔𝑠 ≪ or ≫ 1, non − correlation σ𝐶𝑔𝑑 表 1 源極與汲極之相關因子. 48.

(60) Correlation Factor,Cgd/Cgs. 1.2. Non-correlation (etchant driven). nMOSFETs. correlation 1.1 (litho-driven) 1.0 0.9. planar trigate, Hfin=30nm. 0.8. trigate, Hfin=10nm. 0.01. Non-correlation (etchant driven). 0.1. 1. Mask Length(m) 圖 4-14 源極與汲極端的邊線粗糙度之相依程度. 4.2.4 探討通道長度於閘極電流變動率與閘極電容變動率之影響在此探討影響閘極電流之原因，因此利用第三章所推導之公式 3.18，如下:. 𝜎2 (. 𝐼𝑔𝑎𝑡𝑒 𝐼𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. ) = 𝜎2 (. 𝐴 𝐴𝑎𝑣𝑔. ) + (𝛽 +. 2 𝑡𝑜𝑥,𝑎𝑣𝑔. )2 𝜎 2 𝑡𝑜𝑥. 我們可以清楚的看到，公式中𝜎 2 (𝐼𝑔𝑎𝑡𝑒 /𝐼𝑔𝑎𝑡𝑒,𝑎𝑣𝑔 )為閘極電流除以其平均值進行標準化，而此時得到之變動率的成分是由後面兩項所構成，分別為𝜎 2 (𝐴/ 𝐴𝑎𝑣𝑔 )以及𝜎 2 (𝑡𝑜𝑥 /𝑡𝑜𝑥,𝑎𝑣𝑔 )。接著進行兩種成分對於元件微縮下，在此縮減通道長度，得以了解因通道長度縮減下對於此兩種成分影響之比重。接著進行量測之實驗，在此量測了幾種相同通道寬度(channel width)，但不同通道長度 (channel length) 的三種元件，分別是 nMOSFETs 之平面型電晶體與 49.

(61) nMOSFETs 之三閘極電晶體。其中三閘極電晶體鰭的高度分別為 10 nm 與 30 nm 兩種進行比較，將閘極電壓操作於臨界電壓之下(𝑉𝑔𝑠 − 𝑉𝑡ℎ = 0)。也就代表著於低功率(low power, LP)操作的情況下，結果如圖 4-15 所示。長條圖中之空心與斜條紋部分，分別代表氧化層面積之變動率與氧化層厚度之變動率。最左邊之長條圖表示通道寬度為 2.2 m 與通道長度為 1 m 之元件的結果，顯示出此時影響閘極電流變動率的主要原因為氧化層厚度之變動率。接著看圖 4-15 中間之結果圖，此為量測通道寬度為 2.2 m 與通道縮減為 0.1 m 之元件。藉由此圖，不僅可以看出通道縮短下所造成之氧化層厚度之變動率呈現上升的趨勢，也可看出對於氧化層面積之變動率的些微增加。另外，圖 4-15 中右邊之圖為量測與先前之元件相同之通道寬度，而通道長度再縮減為 0.05 m，可以很明顯的看出通道長度縮減，反映在氧化層厚度之變動率上，此時的氧化層面積之變動率，同樣只有些微的增加。其影響的程度由大到小分別依序為三閘極電晶體之鰭的高度 30 nm 最為明顯，其次是高度為 10 nm 之元件，最後則是平面型電晶體。由此可知，在此公式中，通道長度將主導其中的氧化層厚度之變動率。. 50.

(62)  2 (Igate / I gate ,avg )   2 ( A / Aavg )  (   2 / t ox,avg )2  2 t ox. LP. planar. Vgs-Vth=0V. 70 60 50 40 30. 10.  Igate/Igate,avg.  Igate/Igate,avg. ,%. ,%. ,%. 15. 6.  Igate/Igate,avg. 8. Trigate w/ HFin=10nm nMOSFETs Trigate w/ H =30nm Fin 20. 4. 2. 0. 5. 0. W/L=2.2/1 m. W/L=2.2/0.1 m. 20 10 0. W/L=2.2/0.05 m. 圖 4-15 量測於𝑉𝑔𝑠 − 𝑉𝑡ℎ = 0之低功率(low power, LP)時，通道縮減對於其閘極電流變動率之成分的影響. 接著探討公式 3.16 之閘極電容之變動率𝜎 2 (𝐶𝑔𝑎𝑡𝑒 /𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔 )，公式如下:. 𝜎2 (. 𝐶𝑔𝑎𝑡𝑒 𝐶𝑔𝑎𝑡𝑒,𝑎𝑣𝑔. ) = 𝜎2 (. 𝐴. 𝑡𝑜𝑥 ) + 𝜎 2( ) 𝐴𝑎𝑣𝑔 𝑡𝑜𝑥,𝑎𝑣𝑔. 我們藉由此推導之公式，區分出影響閘極電容變化率的兩種原因，分別是進行標準化後的氧化層面積之變動率 𝜎 2 (𝐴/𝐴𝑎𝑣𝑔 ) 與氧化層厚度之變動率 𝜎 2 (𝑡𝑜𝑥 /𝑡𝑜𝑥,𝑎𝑣𝑔 )。接著於實驗中，同樣量測兩種不同結構之元件，分別為平面型電晶體與三閘極電晶體且鰭的高度分別為 10 nm 與 30 nm，而不同於圖 415 中的實驗，此時將元件操作在高性能(high power, HP)之情況下，於汲極於飽和區之電流(𝐼𝑑,𝑠𝑎𝑡 )即𝑉𝑔𝑠 − 𝑉𝑡ℎ = 1時，結果如圖 4-16 所示。白色空心與斜條紋之長條圖，分別代表氧化層面積之變動率與氧化層厚度之變動率。最左邊之圖為通道寬度為 2.2 m 且通道長度為 1 m 之元件的實驗結。其在氧化 51.

(63) 層面積之變動率與氧化層厚度之變動率均不顯著。接著我們以同樣的方式，量測通道寬度同樣為 2.2 m 且通道長度為 0.1 m 之元件，結果顯示於圖 416 中間的部分。由此可以看出對於氧化層厚度之變動率，同樣與圖 4-16 左圖的部分之結果相似，並沒有什麼明顯的改變，而對於氧化層厚度變動率，卻有明顯增加的趨勢。其中，三閘極電晶體且鰭的高度為 30 nm，擁有最大的氧化層面積變動率。接下來的實驗，我們再將元件之通道長度縮減為 0.5 m。同樣可以明顯的看出由於通道長度縮減的情況下，其主導著氧化層面積之變動率，影響的程度從大到小依序是：三閘極電晶體之期的高度為 30 nm 最為明顯，其次是鰭高度為 10 nm 之元件，最後為平面型電晶體。也就代表閘極電容之變動率，主要是來自於面積之變動率的影響。簡單來說，閘極電流變動率是由氧化層變動率所主導，而閘極電容變動率是由氧化層面積變動率所主導。.  2 (Cg / C g ,avg )   2 ( A / Aavg )   2 ( t ox / t ox ,avg ). Vgs-Vth=1V 1.2. nMOSFETs. planar Trigate w/ HFin=10nm Trigate w/ HFin=30nm. 1.2. 1.2. 0.8. 0.8. 0.4. 0.0. W/L=2.2/1 m.  Cg/Cg,avg.  Cg/Cg,avg.  Cg/Cg,avg. ,%. ,%. 0.8. ,%. HP. 0.4. 0.0. 0.4. W/L=2.2/0.1 m. W/L=2.2/0.05 m. 圖 4-16 量測於𝑉𝑔𝑠 − 𝑉𝑡ℎ = 1之高功率(high power, HP)時，通道縮減對於其閘極電容變動率之成分的影響 52.

(64) 4.2.5 預測氧化層厚度變動率(Tox)與氧化層面積變動率(A)與電場之相對關係根據 4.2.4 之實驗結果，在此利用通道寬度為 2.2 m 而通道長度為 0.05 m 之平面型電晶體與三閘極電晶體且鰭之高度為 30 nm 進行比較。由圖 415 之低電場圖中之右圖與圖 4-16 中之高電場圖中的右圖可得知，電場較小時，對於氧化層面積之變動率有著相當明顯的表現；相對地，當電場較大時，對於氧化層面積之變動率卻變得相對小很多。因此我們可以預測氧化層面積之變動率，將隨著電場的不斷增加而呈現下降的趨勢，且下降之趨勢與電場之倒數成正比。也就是說，如圖 4-17 所示，當電場越大時，其氧化層面積之變動率將會越來越小。另外，對於氧化層厚度之變動率而言，同樣從圖 4-15 與圖 4-16 中可以得到其對電場大小之預測。如圖 4-18 所示，當電場較小時，於圖可以觀察到氧化層厚度之變動率較嚴重。但是在高電場狀態之下，並沒有這樣可觀的影響，反而是遠小於低電場時所造成的結果。因此我們預測氧化厚度之變動率，對於電場倒數的指數關係，呈現正相關。最後，綜合氧化層面積之變動率(A)與氧化層厚度之變動率(Tox)進行比較，可以知道，電場對於氧化層厚度之變動率，相較於氧化層面積之變動率更為明顯。換句話說，則代表於高電場時，其氧化層面積之變化率，所呈現出之影響將遠勝於氧化層厚度之變動率。另外，平面型電晶體與三閘極電晶體之比較下，後者不管是氧化層面積之變動率，還是氧化層厚度之變動率，均有著更顯著的影響。上述圖 4-17 與圖 4-18 而言，其斜率的數值越高就代受電場之影響更為嚴重。因此，我們由兩圖中的斜率便可以清楚的觀察到，三閘極電晶體之斜率均高於平面型電晶體。. 53.

(65) 40. A/A,avg, %. nMOSFETs 35 trigate, Hfin=30nm planar 30 W/L=2.2/0.05(m) 25 20. (. 15 10. A 1 ) Aavg Eox. 5 0.0. 0.5. 1.0. 1.5. 1/Eox(cm/MV). 2.0. 2.5. 圖 4-17 氧化層面積之變動率(A)對於電場之預測. 0.8 nMOSFETs W/L=2/0.05(m). trigate w/ Hfin=30nm planar. Tox, A0. 0.6. 0.4. 0.2.  (Tox )  e. . 1 Eox. 0.0 0.1. 1. 1/Eox(cm/MV) 圖 4-18 氧化層厚度之變動率(Tox)與電場之預測 54.

(66) 4.3 氧化層之幾何變動率對於電晶體之電性的影響以下將探討幾何變動率對於電晶體之電性上的影響；舉例來說，像是電晶體對於臨界電壓(Vth)所產生的問題，以及造成汲極端之開(Ion)與關(Ioff)之電流的變動率，並且進行個影響成分之分析，如汲極端引起能障下降(drain induced barrier lowering, DIBL)、隨機摻雜擾動(random doping fluctuation, RDF)。. 4.3.1 氧化層之幾何變異所造成臨界電壓之變動(Vth) 對於一個好的電晶體來說，臨界電壓能夠被控制得很穩定是很重要的。因此為了探討氧化層之幾何變異造成臨界電壓的變動，我們在此量測了各種不同大小的平面型電晶體、鰭的高度為 10 nm 與 30 nm 的三閘極電晶體之臨界電壓。而每種大小均量測 20 個以上的元件，並且去統計其元件大小影響臨界電壓的變動率(Vth)，如圖 4-19 所示。因為隨機摻雜擾動(RDF)的原因，會使得臨界電壓與面積成反比。換句話說，當電晶體的通道長度與寬度越小時，其產生之臨界電壓變動率也將更大。接著從圖 4-19 中可以看出，在三閘極電晶體且鰭的高度為 10 nm 的元件中，其臨界電壓變化率比平面型電晶體的小。由於三閘極電晶體之閘極控制能力本身就較平面型電晶體要來的好，因此對於此現象，我們是能夠理解的。但我們可以從圖中鰭的高度為 30 nm 之三閘極電晶體看到，其臨界電壓之變動率並沒有優於平面型電晶體，反而是變得更為顯著。由此我們可以推測，隨著三閘極電晶體之鰭的高度變高的情況下，將造成氧化層之幾何變動率的提升，進而造成較大的臨界電壓之變動率。. 55.