31
下圖為 400 瓦、電流源(DC Current Supply)關閉狀態下，所進行的穩態模擬，控制 輸出直流鏈電壓為 200 伏，輸入電壓為理想電壓，本系統在此處於整流模式，VˆL在為 9.2 伏上下震盪，可以觀察到電流i 保持與輸入電壓同相，其s THD 為i 5.25%，而s 、1 s 如2 同推導與輸入電壓時間軸同步，可依據此訊號作為實作時的參考。
i
sv
ss1
s
2v
cont% 25 .
=5 THDi
Vo
ms 5 VˆL
+
GA
−
GA +
GB
−
GB
vab
圖 4.6 整流模式下穩態響應及控制器內部訊號
下圖為 400 瓦、電流源(DC Current Supply)提供 4 安培輸出下，所進行的穩態模擬，
控制輸出直流鏈電壓為 200 伏，輸入電壓為理想電壓，本系統在此處於反流模式，VˆL在 為-7.9 伏上下震盪，可以觀察到電流i 保持與輸入電壓反相，其s THD 為i 3.86%，而s 、1
s 如同推導與輸入電壓時間軸同步，可依據此訊號作為實作時的參考。 2
-15A -10A -5A 0 50V 100V 150V
-0.8 -0.6 -0.4 -0.2 0 0.2 0.4 0.6 0.8
i
sv
s% 86 .
=3 THDi
s
1v
conts
2190V 200V 210V
ms 5
-10V -9V
Vo
VˆL
+
GA
vab
200V
-200V
33
同時亦模擬在失真輸入下穩態的內部訊號，如圖 4.8、4.9。
190V 200V 210V
-5A 0 50V
8V 9V
-0.8 -0.6 -0.4 -0.20 0.2 0.4 0.6 0.8
ms 5
% 58 .
=3 THDi
i
sv
ss
1v
conts
2Vo
VˆL
+
GA
−
GA +
GB
−
GB
10V vab
200V
-200V
圖 4.8 失真輸入電流於整流模式下穩態響應及控制器內部訊號
-10V -9V
-0.8 -0.6 -0.4 -0.20 0.2 0.4 0.6 0.8
ms 5
%
=2.92 THDi
i
sv
ss
1s
2v
cont VoVˆL
+
GA
−
GA +
GB
−
GB
vab
190V 200V 210V
-5A 0 50V
200V
-200V
圖 4.9 失真輸入電流於反流模式下穩態響應及控制器內部訊號
35
400W：：：：
37
700W：：：：
39
900W：：：：
41
4.3.2 暫態暫態暫態暫態模擬模擬模擬模擬
除了考慮電路穩態下輸入電流的波形，同時也必須關注的是其暫態的響應，因此電 路要應用於太陽能、風力發電或者是馬達回充系統時，其回送的能量不為一個定值，故 必須了解本系統因回送能量的變化會造成如何的暫態響應，以下的模擬將針對在一個能 量即將回送至市電端對於整個系統的影響，我們首先將圖 4.5 的I 設為零(即開路狀cc 態)，然後於輸入電壓第三週期時將其驟升為 4 安培對於整個系統的變化，如下圖 4.16 所示，可以觀察到輸出電壓將會因此 4 安培的輸入擾動最高為 17 伏特，輸入電流擾動 最高為 10 安培，而其安定時間約為 50ms。
-15A -10A -5A 0 50V 100V 150V 210V
195V 200V 205V 215V
Vo
vs
is 0A
1A 2A 3A 4A 5A
-2A -1A 0A 1A 2A
-15V -10V -5V 0V 5V
25ms
ˆL
V Idc
Icc
圖 4.16 理想輸入電壓下I 由cc 0 安培瞬間增加至 4 安培系統的暫態響應
43
另一方面本模擬將I 原保持cc 4 安培供應，在第三週期時突然降為 0 安培(即開路狀 態)對於系統的影響如下圖 4.17 所示，可以看到輸出電壓擾動最高為 16 伏特，而輸入電 流擾動最高為 10 安培，其安定時間也約為 50ms。
Vo
vs
is
ˆL
V Idc
Icc
圖 4.17 理想輸入電壓下I 由cc 4 安培瞬間降至 0 安培系統的暫態響應
在失真電壓輸入下將同樣模擬其暫態響應，如下圖 4.18，本模擬首先將圖 4.5 之Icc 由原本的開路狀態於第三的電壓週期時驟升為 4 安培輸入，其輸出電壓擾動最高為 16 伏特，輸入電流擾動最高為 10 安培，而安定時間約為 50ms。
Vo
vs
is
ˆL
V Idc
Icc
圖 4.18 失真輸入電壓下I 由0 安培瞬間增加至 4 安培系統的暫態響應
45
另一方面在失真電壓輸入下本模擬將I 原保持cc 4 安培供應，在第三週期時突然降 為 0 安培(即開路狀態)對於系統的影響如下圖 4.19 所示，可以看到輸出電壓擾動最高為 15 伏特，而輸入電流擾動最高為 10 安培，其安定時間也約為 50ms。
Vo
vs
is
ˆL
V Idc
Icc
圖 4.19 失真輸入電壓下I 由cc 4 安培瞬間降至 0 安培系統的暫態響應
第五章 第五章 第五章 第五章 電路實作 電路實作 電路實作 電路實作
5.1 現場可規劃邏輯陣列 現場可規劃邏輯陣列(FPGA) 現場可規劃邏輯陣列 現場可規劃邏輯陣列
現場可規劃邏輯閘陣列(Field Programmable Gate Array，FPGA)是一種可規劃邏輯陣 列 IC，它提供了「邏輯閘陣列」(Gate Array，GA)元件的特性與「可程式陣列邏輯」
(Programmable Array Logic，PAL)元件的規劃彈性，具有以下幾個特點：一、使用者可 以規劃任意邏輯電路；二、FPGA 元件可以重複使用燒錄；三、可以快速合成使用者的 電路；四、具有完善的軟體可以配合使用。
利用 FPGA 來實現控制系統有著不少優勢在，除了有較高的運算時脈外，其平行運 算的能力也相當高。除此之外，利用 FPGA 實現的控制器，其行為亦非常接近等效之類 比控制器，而且不但能保留其優點，如無計算上的延遲(No Calculation Delay)、更高的 頻寬(Higher Bandwidth)等；更能將其缺點排除，如參數漂移(Parameter Drifting)、較低的 積分層級(Poor Level of Integration) [4]。除此之外，FPGA 與其類似功能之 CPLD 做比較 亦存在不少優點，在編程上 FPGA 比 CPLD 具有更大的靈活性，且 FPGA 非常適合複雜 邏輯結構，這些優勢也讓 FPGA 更適合使用在控制系統上。
FPGA 元 件 內 部 主 要 包 含 了 三 大 部 分 ， 數 百 到 數 千 個 標 準 的 可 程 式 邏 輯 單 元 (Configurable Logic Blocks，CLBs)，排列形成M×N的電路矩陣；每個邏輯單元均連接 至縱向網路及橫向網路，外部在圍繞一圈輸入輸出單元，如圖 5.1 所示。當電路完成設 計後，便可以把產生之電路架構編譯檔下載至 FPGA 中進行連線規劃，成為一顆具有特 定功能之 IC。這樣不但縮短了研發時間，同時又擁有多次燒錄等功能，而且也大大增加 設計方法上之彈性。
47
所使用的為 Verilog，由於其接近 C 語言的的語法撰寫，使得較 VHDL 來的容易上手，
而撰寫硬體描述語言最重要的就是電路的觀念，以及訊號時序的正確性，因此在程式撰 寫的概念上有別於 C 語言以及 MATLAB 等逐行編譯的程式語言。
將所希望設計的電路利用圖形化流程或是硬體描述語言完成後，接下來則可以做行 為模擬(Behavior Simulation)及合成後的函數模擬(Function Simulation)，藉此可以了解所 設計的電路功能是否正確。驗證功能正確後，就可以進行時序模擬(Timing Simulation)，
模擬電路在燒入 FPGA 後，所造成延遲是否符合需求。
圖 5.1 FPGA 元件基本結構
本實驗所使用之現場可規劃邏輯閘陣列發展板，型號為 UBD-Spartan3E-ST3E。其核 心為 Xilinx 公司研製，型號為 Spartan-3E XC3S250E，並配合 Xilinx ISE 8.2i 之軟體進行 電路之撰寫及模擬。此核心內含 4896 個 4 輸入 LUT(Look-Up Table)及 D 型正反器(D-type Flip-Flop)，封裝為 PQFP 208 隻腳位，其中供使用者使用的腳位有 158 隻。此外，還包 含了有 12 個 18K-bits 的 Block RAMs，12 個 18 乘 18 的硬體乘法器。實驗板上則提供 8 個指撥開關及 LED 介面及 40MHz 之石英震盪器等。