第五章 智慧型 智慧型 智慧型 智慧型 IED 之建構 之建構 之建構 之建構
5.3 相位跳躍電驛 相位跳躍電驛 相位跳躍電驛 相位跳躍電驛(VSR) .1 電驛電驛 電驛之電驛之 之建構之建構 建構 建構
圖 5-4 為 VSR 電驛之演算時序示意圖，開始由 ADC 取樣電壓波形並由傅立 葉變換測法計算出頻率，接著連續儲存 8 週波頻率值於電驛內部記憶體中並計算 出平均頻率 fave，再計算出下一週波之頻率值fnew，並由公式(5-3)估算相角變化 值
∆ θ
，判斷∆ θ
是否大於跳脫設定值，若超過，則發出跳脫信號；反之，則求 出下一週波之電壓頻率值並移除原本記憶體 8 筆中最舊一筆頻率值，存入最新一 週波計算之頻率，再重複上述之計算流程，此法採用移動視窗法，所以有計算快 速與節省記憶體的優點[5]，圖 5-5 為 VSR 之動作流程圖。圖 5-4 VSR 電驛之演算時序示意圖
1 1
1 360
new ave
ave
f f
f
θ −
∆ = × (5-3)
其中
fave ：平均頻率 fnew ：新一週之頻率
θ
：角度變化量圖 5-5 VSR 電驛之動作流程圖
5.3.2 測試分析 測試分析 測試分析 測試分析
使用 LabVIEW 描述 VSR 電驛電驛設計架構並配合 FPGA 做整合，如圖 5-6 所示，為 VSR 電驛電驛之功能模組，頻率經 Host 端算出之後，傳入 FPGA 的電 驛模組後，即可執行 VSR 電驛電驛之保護功能。此功能模組中，“Freq.”為輸 入頻率；“reset”為復歸信號，當送出跳脫信號時，trip 信號燈亮起、timer 及 counter 皆有數值，若故障排除可按下 reset 鍵，將一切狀態值復歸原始狀態；
“trip”為跳脫信號輸出，當孤島運轉發生時，將發出跳脫信號；“counter”為 跳脫次數，當孤島運轉發生時，滿足跳脫設定值情況下，計數器開始計數；
“timer”為執行時間，當孤島運轉發生時，從電驛正常狀態至跳脫狀態所耗費的 時間。完整的 VSR 電驛合成圖如附錄 A-2 所示。表 5-2 為整合後所使用晶片元 件的利用率。
由表中可知 BUFGMUX 為全局時序緩衝，主要是控制時序切換；External IOB 與 LOCed IOB 分別為外、內部接腳，主要是用於硬體連接 FPGA 的 I/O 接腳用；
MULT18X18 為 18×18 位元的硬體乘法器；RAMB16 為 FPGA 內的內嵌記憶體；
SLICE 為 FPGA 內的邏輯閘，將所撰寫之程式燒入 FPGA，其會自動規劃為專製 的邏輯閘形式存在於晶片內部。
圖 5-6 VSR 電驛之功能模組
表 5-2 VSR 電驛模組之晶片元件利用表
晶片內容 佔用比例 利用率
BUFGMUXs 3/16 18%
External IOBs 147/484 30%
LOCed IOBs 147/147 100%
MULT18X18s 22/96 23%
RAMB16s 8/96 8%
SLICEs 5207/14336 36%
VSR 電驛模擬圖，如圖 5-7(a)、(b)所示，設定跳脫值設定值為 2°，當 ≧
θ
2°時，電驛發出跳脫信號，圖(a)為相位正常測試，圖(b)為相位異常測試。圖中，resource name 為選擇硬體項目，本報告使用 CompactRIO；Number of Channels 為輸入訊號通道；Number of Elements 為 Host 端所需讀取 FPGA 存入暫存器之資 料數；Sample rate 為取樣時間；Full 狀態指示燈，當 FPGA 暫存器被存滿時，此
燈即會亮起；VSR setting 為電驛設定值；multiply scalar 為公式(5-3)所乘之常數 (360°)；counter 按鈕，主要功能為啟動計數器；Elemenst Remaining 為暫存器內 部剩餘之資料數；error out 為當程式運行有錯誤發生時，即產生一 error code，可 為偵錯用；Voltage 為有效值；waveform 所表示振幅大小為電壓之最大及最小值。
(a) 相位正常測試
(b) 相位異常測試
圖 5-7 IED 孤島偵測 VSR 功能之(a)為相位正常測試 (b)為相位異常測試。