第五章 智慧型 智慧型 智慧型 智慧型 IED 之建構 之建構 之建構 之建構
5.5 逆電力電驛 逆電力電驛 逆電力電驛 逆電力電驛 .1 電驛建構電驛建構 電驛建構 電驛建構.1 電驛建構電驛建構電驛建構 電驛建構
一般逆電力電驛的設計，使用 ADC 取樣電壓與電流信號後，經由傅立葉演 算法計算電壓及電流的基本波有效值與相位角，接著利用
P VI = cos θ
公式求得 實功率，依實功率之正負來判別是否有逆送電力[56]。其只需利用電壓與電流的 相角差θvi，判斷是否落於二、三象限(即cos θ < 0
)，若無，表示 P > 0 無逆送電 力，電驛持續監控；反之，表示 P < 0 有逆送電力，電驛發出跳脫信號，如圖 5-12 所示。只利用電壓與電流之相角差來判別是否有逆電力的情況產生，其電路架構 較為簡易。圖 5-12 逆電力電驛之動作流程圖
5.5.2 測試分析 測試分析 測試分析 測試分析
使用 LabVIEW 描述逆電力電驛電驛設計架構並配合 FPGA 做整合，如圖 5-13 所示，為逆電力電驛電驛之功能模組，頻率經 Host 端算出之後，傳入 FPGA 的 電驛模組後，即可執行逆電力電驛電驛之保護功能。此功能模組中，“Freq.”為 輸入頻率；“reset”為復歸信號，當送出跳脫信號時，trip 信號燈亮起、timer 及 counter 皆有數值，若故障排除可按下 reset 鍵，將一切狀態值復歸原始狀態；
“trip”為跳脫信號輸出，當孤島運轉發生時，將發出跳脫信號；“counter”為 跳脫次數，當孤島運轉發生時，滿足跳脫設定值情況下，計數器開始計數；
“timer”為執行時間，當孤島運轉發生時，從電驛正常狀態至跳脫狀態所耗費的 時間。完整的逆電力電驛合成圖如附錄 A-4 所示。表 5-4 為整合後所使用晶片元 件的利用率。
由表中可知 BUFGMUX 為全局時序緩衝，主要是控制時序切換；External IOB 與 LOCed IOB 分別為外、內部接腳，主要是用於硬體連接 FPGA 的 I/O 接腳用；
MULT18X18 為 18×18 位元的硬體乘法器；RAMB16 為 FPGA 內的內嵌記憶體；
SLICE 為 FPGA 內的邏輯閘，將所撰寫之程式燒入 FPGA，其會自動規劃為專製 的邏輯閘形式存在於晶片內部。
圖 5-13 逆電力電驛之功能模組
表 5-4 逆電力電驛模組之晶片元件利用表
晶片內容 佔用比例 利用率
BUFGMUXs 3/16 18%
External IOBs 147/484 30%
LOCed IOBs 147/147 100%
MULT18X18s 18/96 19%
RAMB16s 8/96 8%
SLICEs 4089/14336 29%
逆 電 力 電 驛 模 擬 圖 ， 如 圖 5-15(a) 、 (b) 所 示 ， 設 定 跳 脫 值 設 定 值 為 90° ≤
θ
vi ≤270°(1.57rad ≤θ
vi ≤4.712rad )，相角差經 Host 端算出之後，傳入 FPGA 的電驛模組後，當相角差介於設定值範圍內，電驛則發出跳脫信號，圖(a) 為相角正常測試，圖(b)為相角異常測試。相位異常測試需要一電流信號，故利 用 R-C 串聯電路進行模擬，如圖 5-14 所示。假設
I = I
m∠
θ ，V
R= ⋅ = I R V
R∠
θ 則c c c
90
V = ⋅ I X = V ∠ −
θ °S R c S
V = V + V = V ∠ −
θ δ (90° > >δ
0 )°圖 5-14 模擬電流訊號之電路圖
正常情況下，相角差約為-5.45rad(-312.8°)或 0.8245rad(47.2°)，而跳脫情況 是利用一訊號產生器，變動頻率部份當成電壓訊號，和原始電路的電流訊號產生 一相角差，促使電驛模組動作，發出跳脫訊號。
圖 5-15 中，resource name 為選擇硬體項目，本報告使用 CompactRIO；Number of Channels 為輸入訊號通道；Number of Elements 為 Host 端所需讀取 FPGA 存入 暫存器之資料數；Sample rate 為取樣時間；Full 狀態指示燈，當 FPGA 暫存器被 存滿時，此燈即會亮起；upper、down 為設定值之上下限；counter 按鈕，主要功 能為啟動計數器；Elemenst Remaining 為暫存器內部剩餘之資料數；error out 為 當程式運行有錯誤發生時，即產生一 error code，可為偵錯用；theta 為相角差；
Voltage、current 為有效值；waveform 所表示振幅大小為電壓、電流之最大及最 小值。
(a)
(b)
圖 5-15 IED 孤島偵測逆電力功能之(a)相角正常測試 (b)相角異常測試