頻率變化率與相位跳躍電驛 頻率變化率與相位跳躍電驛 頻率變化率與相位跳躍電驛 頻率變化率與相位跳躍電驛[54]

5.7.1 電驛 電驛 電驛之 電驛 之 之建構 之 建構 建構 建構

在正常運轉下，當負載有較大變化時，是由市電端增加或減少供電，故分散 式電源於負載變動時，在 PCC 點之電壓相位角變動不大，當孤島運轉時，若有 些許的電力不匹配，使市電切離，此時分散式電源必須增加或減少輸出功率，造 成電壓相位角有所變動，其為了達到穩定的運轉，故利用此現象，和頻率變化率 做結合，可避免頻率變化率因負載變動而造成誤動作，流程圖如圖 5-19 所示。

加入電壓相位角變動特性，和先前 VSR 偵測法一樣，其差別於 VSR 判斷單一週 波滿足，即送出跳脫信號，而此演算法為滿足連續五個週波則送出跳脫信號。為 了減少偵測不感帶之範圍，故頻率變化率設定值為 0.1Hz/s，而負載變動時電壓 相位角之最大值，若負載變動所影響分散式電源改變輸出功率最大值為 0.1pu，

將其代入(5-6)式可得到，當慣性常數為 1 時，一個週期的電壓相位角變動量為 0.1384°，若將設定值設定為 0.13°配合頻率變化率，可使偵測不感帶減小。

0 2

0 2

f P H t

δ δ δ

π

(5-6)

圖 5-19 ROCOF 與 VSR 電驛

5.7.2 測試分析 測試分析 測試分析 測試分析

使用 LabVIEW 描述 ROCOF 與 VSR 電驛設計架構並配合 FPGA 做整合，如 圖 5-13 所示，為 ROCOF 與 VSR 電驛之功能模組，頻率經 Host 端算出之後，傳 入 FPGA 的電驛模組後，即可執行 ROCOF 與 VSR 電驛之保護功能。此功能模 組中，“Freq.”為輸入頻率；“reset”為復歸信號，當送出跳脫信號時，trip 信 號燈亮起、timer 及 counter 皆有數值，若故障排除可按下 reset 鍵，將一切狀態 值復歸原始狀態；“trip”為跳脫信號輸出，當孤島運轉發生時，將發出跳脫信

號；“counter”為跳脫次數，當孤島運轉發生時，滿足跳脫設定值情況下，計數 器開始計數；“timer”為執行時間，當孤島運轉發生時，從電驛正常狀態至跳脫 狀態所耗費的時間。完整的 ROCOF 與 VSR 電驛合成圖如附錄 A-6 所示。表 5-6 為整合後所使用晶片元件的利用率。

由表中可知 BUFGMUX 為全局時序緩衝，主要是控制時序切換；External IOB 與 LOCed IOB 分別為外、內部接腳，主要是用於硬體連接 FPGA 的 I/O 接腳用；

MULT18X18 為 18×18 位元的硬體乘法器；RAMB16 為 FPGA 內的內嵌記憶體；

SLICE 為 FPGA 內的邏輯閘，將所撰寫之程式燒入 FPGA，其會自動規劃為專製 的邏輯閘形式存在於晶片內部。

圖 5-20 ROCOF 與 VSR 電驛之模組

表 5-6 ROCOF 與 VSR 電驛模組之晶片元件利用表

晶片內容 佔用比例 利用率

BUFGMUXs 3/16 18%

External IOBs 147/484 30%

LOCed IOBs 147/147 100%

MULT18X18s 34/96 35%

RAMB16s 8/96 8%

SLICEs 6778/14336 47%

ROCOF 與 VSR 電驛模擬圖，如圖 5-21(a)、(b)所示，假設跳脫值設定為 0.5Hz/sec 和 0.13°，頻率經 Host 端算出之後，傳入 FPGA 的電驛模組後，算出平 均頻率，當連續四週波頻率與平均頻率相減之差值且連續五週波相位變化大於設 定值時，則電驛發出跳脫信號，圖 5-21(a)為正常測試，圖(b)為異常測試。

圖中，resource name 為選擇硬體項目，本報告使用 CompactRIO；Number of Channels 為輸入訊號通道；Number of Elements 為 Host 端所需讀取 FPGA 存入暫

存器之資料數；Sample per Channel 為取樣點數；Sample rate 為取樣時間；Full 狀態指示燈，當 FPGA 暫存器被存滿時，此燈即會亮起；counter 按鈕，主要功 能為啟動計數器；Elemenst Remaining 為暫存器內部剩餘之資料數；ROCOF、

VSR 為跳脫設定值；error out 為當程式運行有錯誤發生時，即產生一 error code，

可為偵錯用；Voltage 為有效值；waveform 所表示振幅大小為電壓之最大及最小 值。

(a) 正常測試

(b) 異常測試