第一章 緒論
1.2 研究動機
由於傳統過抹除的現象和寫入速度可透過使用氧化鉿取代氮化 矽作為儲存層加以改善。圖
1-6
分別為Si3N4與HfO2的理想能帶圖。由於氧化鉿的導電能帶對於矽的導電能帶僅差 1.5 電子伏特。因此，
圖 1-7
顯示在同樣的閘極電壓操作下，電子較易穿隧到儲存層的導帶 上。在本論文的研究中分成兩個主題進行討論。第一部分製程上製備 了 TaN/SiO2/HfO2/SiO2/Si 的 MOHOS 電容結構，主要針對 HfO2當電 荷儲存層做電漿處理的探討。過去文獻研究中，因為 HfO2在沉積的 過程中就帶有很多本體缺陷(Intrinsic Defects)或是氧空缺(Oxygen Vacancies) 會對電性有負面的影響且導致較大的漏電流[1]。之後有人 使用(N2與NH3)電漿處理來降低漏電，由於 N 原子的擴散。一般而言，適當的使用電漿製程在 HfO2薄膜上進行改質，對於修補HfO2的懸空 鍵(Dangling Bonds)或是缺陷使得應用在 CMOS 的元件上的電性都有 顯著的改善[2-3]。另外，常見用來沉積 High-k 的方法，如 ALD 和 MOCVD 等，皆使用有機金屬的前驅物(Organometallic Precursors)，
缺陷應與 N 原子或 H 原子的殘留脫離不了關係[5-7]。在本論文中，
由於電荷儲存層的陷阱多寡與陷阱種類，均會顯著地影響遲滯迴路與 電荷保持力(記憶視窗)的優劣。所以本論文在實驗設計上，將分別使 用高密度電漿(High Density Plasma，HDP)系統，選擇電漿系統中的三 種氣體，氫(H2)、氮(N2)和氨氣(NH3)氣體電漿處理，分別從 C-V 與 I-V 電性量測中觀察，電漿處理之後，創造出來的有效陷阱(Trap)數量以 及電荷保持力的退化速度。主要探討先覆蓋完阻障氧化層後再 RTA 熱處理後，二氧化鉿經由 H 原子與 N 原子的擴散後，三種不同氣體 所產生對電荷儲存層的變化，並與電漿處理之後，隨即 RTA 熱處理 的條件做比較，最後再以歐傑電子能譜儀(AES)做原子擴散深度的分 析。期望大量的N 和 H 原子能夠擴散到 HfO2薄膜裡面，進而引發很 多的缺陷。藉此方法應用在非揮發記憶體上。
1.3 非揮發性發記憶體的演變
1967 年，姜大元(D.kahng) 與施敏(S.M.Sze)教授於貝爾實驗室發 明了非揮發性浮動式閘極記憶體[8]。浮動閘極記憶體主要是藉由堆疊 在浮動閘極上方的三層 ONO 結構來當作阻障層，利用 ONO 擁有較 高的崩潰電壓及較低的漏電流來防止儲存在浮動閘中的電荷流失
[9]。經過簡化只留下 ONO 而衍生出一複晶矽/阻障氧化層/氮化矽/穿
隧氧化層/矽(SONOS)結構，如圖
1-5 所示
，不僅穿隧氧化層能夠做到 遠小於 10nm 之下，可以暫時紓解浮動閘尺寸微縮的問題。與 FG 比 較後，SONOS 結構的優點有: (1)製程簡單、(2)低寫入/抹除操作電壓、(3)可以克服源極引發導通現象(Drain-Induced Turn On)、(4)改善電荷 保持力(Charge Retention)和(5)耐久度(Endurance)的特性[10,11]。傳統 的 SONOS 記憶體中，有過抹除飽和(Over-Erase)以及儲存電荷垂直移 動(Vertical Migration)等主要的缺點[12]。這將會導致寫入速度降低和 電荷儲存能力的缺失。為了抒解SONOS 型記憶體的穿隧氧化層厚度 的限制問題，使記憶體元件能持續縮小，操作電壓能持續下降，將高 介電常數的材料應用於非揮發性記憶體成為必然的趨勢。
1.4 高介電材料的選擇與應用
電晶體的特徵尺寸幾乎隨著莫爾定律的預測，快速的以每兩、三 年一個世代的腳步持續縮小。在早期微米世代以二氧化矽(SiO2)當作 閘極介電層，因 SiO2有較大的能矽(Bandgap)，故有較小的漏電流，
且在 SiO2/Si 之間可以控制良好的介面品質，所以缺陷少，熱穩定性 佳，可以忍受高溫而不會結晶化。在高介電常數材料應用上，首先是 在 MOS 結構，當互補式金氧半元件進入奈米等級時（≤ 0.1um Device），如果依然使用傳統的閘氧化層，其厚度必須小於 1.3 nm 左 右。根據文獻數據顯示，其閘氧化層的極限約在 1.5 nm 左右，主要 原因是漏電流及可靠度等問題，使得閘氧化層無法再更薄[13-15]。一 開始受重視的是有較好的熱溫穩定性的 HfO2及ZrO2等材料[16-20]。
為了促使電晶體的性能得以提升，在極低工作電壓的條件範圍( ≤1 V) 增加驅動電流、提升電路的操作速度而能成功地避免短通道效應的出 現，超薄的氧化層大概只由 3、4 層原子所組成，首先面對的是生產 上厚度的均勻性的控制，再者就是元件的電性還有以下幾的問題：(1) 薄氧化層已經不是一個良好絕緣體，漏電的機制由 F-N 穿隧轉變為 直接穿隧，使得漏電流的大小隨厚度減少呈現指數增加。(2)太大的漏 電流使得電子無法在通道中累積，降低元件電流的趨動力。(3)氧化層 厚度的減少使得垂直於通道的電場快速增加，因此表面散射的效應增
強，導致通道中的載子遷移率下降。尋找取代二氧化矽的新材料變成 是目前最重要的課題之一，目的是希望能以較厚的物理厚度但極薄的 等效氧化層厚度(Equivalent Oxide Thickness，EOT)之材料來取代 SiO2
以降低垂直電場，減少漏電流，因此運用高電介電常數(High Dielectric Constant，High-k)材料是不錯的選擇。而要選用適合的高介電材料必 須具備幾項考量[21-23]。
1.5 電漿系統
1.5.1 電漿在半導體上的應用
電漿(Plasma)製程被廣泛地使用在半導體製程上。舉例來說，在 IC 製造上所有圖案化蝕刻均為電漿蝕刻或是乾式蝕刻製程，電漿增 強式化學氣相沉積(PECVD)和高密度電漿化學氣相沉積(HDP-CVD) 則廣泛地用於介電質的沉積上。離子佈植機使用一個電漿源來製造晶 圓摻雜所需的離子，並且提供電子以中和晶圓表面上的正電荷離子。
物理氣相沉積(PVD)製程中也會使用電漿，在製程中利用離子轟擊金 屬靶的表面，使之濺鍍沉積在晶圓表面上。遠端電漿(Remote Plasma) 系統被廣泛地使用在清潔製程機台的反應室、薄膜剝除，以及薄膜沉 積的製程中。
1.5.2 電漿的基本原理
電漿是由中性原子或分子、負電(電子)和正電(離子)所構成，且 是一種區域性的電解氣體粒子(Local Ionized Gas)，可以用直流或交流 電源產生。當兩極中有射頻高電壓通過時，它們之間就會產生一個交 流電場。如果射頻能量夠高的話，自由電子就會受到交流電場的影響 而被加速，直到它得到足夠的能量來和反應室中的原子或分子碰撞以 產生一個離子和另一個自由電子。由於離子化碰撞是一連串的反應，
因此整個反應室就迅速地充滿了等量的電子和離子，也就充滿了電 漿。而高密度電漿的產生主要需滿足兩大條件：(1)增加電子的動能，
(2)增加電子與氣體分子的碰撞(Collision)機會。若電子動能很小，則 電子與氣體分子的碰撞皆是無效碰撞，因其能量無法讓氣體分子解離 形成自由基(Radical)。反之，若電子動能很大但其軌跡為直線，則電 子極易直接與反應室壁或電極撞擊而損耗；但其軌跡是螺線型，多次 撞擊氣體分子可增加氣體分子的解離率與自由基數目。
1.6 量測方法
1.6.1 電容對電壓(C-V)特性量測
C-V 特性曲線量測是使用 HP4284A precision LCR meter。量測頻 率皆固定在 1MHz，閘極加正負電壓來回掃描的 C-V 量測(在本文中 均以±8v 來回掃描為 C-V 電性的參考指標)，當兩條電容-電壓曲線形 成封閉迴路，稱為遲滯迴路(Hysteresis Loop)。利用來回掃描所得到的 平帶電壓偏移量(Vfb Shift)觀察 trapped charge 的數量。而電荷保持力 (Charge Retention)方面則使用 HP4284A 再搭配 HP4156C stress 量測，
量測方法為，一開始先 stress 所需的電壓及秒數，靜待一定的時間，
再從量測中粹取其電容值的變化，最後經由計算轉換成平帶電壓的偏 移量，觀察電荷流失(Charge Loss)的趨勢，為判別記憶視窗(Memory Window)寬度的參考指標。
1.6.2 電流對電壓(I-V)特性量測
I-V 特性曲線的量測是使用 HP4156C 半導體參數量測系統。以 50mV 漸昇的電壓和最大限制電流為 100mA，藉以量測出在非揮發記 憶體中各層薄膜品質的電流對電壓的特性曲線圖，再分別量測出 I-V 漏電流密度與 C-V 遲滯迴路的分布做對照。探討不同製程處理下漏 電流對元件特性的影響。
1.6.3 歐傑電子能譜儀分析(AES)
歐傑電子能譜儀原理係利用一電子束激發試片表面，以造成表面 原子發射歐傑電子，在量測歐傑電子的動能後，就可以研判表面元素 成分或其化學態[24]。由於低能電子(0~1000eV)在固態材料的平均自 由路徑很短(5~20Å)，故歐傑電子能譜儀檢測的深度大致上在 50Å 以 內，可用於表面成分的分析。如果一邊以電子束激發歐傑電子，一邊 利用離子束濺射試片表面，以便產生新的試片表面，每一新的表面所 測得的歐傑電子能譜便可反映出試片內部不同深度之元素組成，當以 試片縱深為橫軸，對各元素原子濃度做關係圖便可得到試片自表面到 內部的成分縱深分佈(Depth Profile)，因此適合薄膜濃度縱深分析。組 成機構如圖 1-12 所示。
Memory device
Volatile
SRAM DRAM
Non-volatile
Charge-Trappe
Nanocrystals SONOS
Floating Gate
EPROM EEPROM
Flash
圖 1-1 記憶體元件的發展分類。
圖 1-2 為目前快閃記憶體演進的趨勢。
Si substrate Poly-gate
Drain Source
50~90Å Oxide
18~70Å Oxide
50~90Å Oxide
18~70Å Oxide
圖 1-5 AES構造示意圖。
(a) SONOS structure (b) SOHOS structure 圖 1-6 分別為(a)Si3N4與(b)HfO2的理想能帶圖[25]。
(a) (b)
圖 1-7 在相同(a)寫入操作和(b)抹除操作下，
Si3N4與HfO2的SONOS結構能帶示意圖[25]。
第二章 非揮發性記憶體的基本原理
2.1 穿隧機制
當非揮發記憶體要進行寫入/抹除的動作時，由於電荷必須反覆 來回穿隧過穿隧氧化層與電荷捕捉層之間來完成操作，與通道熱載子 注入(Channel Hot Electron Injection，CHEI)圖
2-1
不同，穿隧是一個 量子力學的現象，在穿隧情形發生的過程中，沒有任何能量的損失(與 矽晶格保持熱平衡的載子穿過很薄的氧化層)。常見記憶體的穿隧機 制，大致可分為兩種: (1)福樂-諾德漢穿隧(Fowler-Nordheim Tunnel- ing，F-N Tunneling)和(2)直接穿隧(Direct Tunneling，DT Tunneling) 來進行寫入操作。以下將對不同穿隧機制逐一說明[26,27]。2.1 . 1 福樂-諾德漢穿隧 (Fowler-Nordheim Tunneling)
福樂-諾德漢穿隧是一種電場協助穿隧的機制，如
圖 2-2(a)
所 示。當所外加在氧化層兩端的電場到達一定的值或是降在氧化層上面 的電壓大於另一側電子所看到的能障電位，使其氧化層尖端部份達到 變成一個非常薄的狀態，似於三角形位能障，提供了電子移動路徑，從基底穿隧到薄氧化層直接穿隧過去，最後電子被收集在電荷捕捉 層。
2.1.2 直接穿隧 (Direct Tunneling)
直接穿隧的機制，如圖
2-2(b)
所示。與福樂-諾德漢穿隧最大不 同之處，就是降在閘極氧化層上面的電壓不用很高即可造成電子穿 隧。原因是當希望對元件的性能再度提升時，設計上自然會降其等效 氧化層厚度，等效電場就可以降低，只是當氧化層厚度薄到一定的物直接穿隧的機制，如圖