DVB-T 通道解碼器的各個模組，己經實作、驗證且並在 FPGA 上面執行。
本計畫中的各個模組都採用了些獨特的設計。如下整理所述：
z 實現 decoder、deinterleaver 過程所需耗費的空間，一般都以 Flip-Flop 方式、
或 dual port 記憶體實現，為了節省成本，針對不同區塊，特殊化其設計，
使得本 IP 能以 single port 記憶體的方式實現通道解碼器各個模組架構，並 妥善運用空間，將耗費的記憶體減到最小，大幅減少通道解碼器面積。
z 依製程所提供記憶體規格，最佳化設計以降低所需記憶體。
z 支援多種歐規數位視訊廣播標準，數位電視按傳輸方式可以分為地面 (terrestrial)、衛星(satellite)和有線(cable)三種，目前，DVB-S(satellite)和 DVB-C(cable)分別作為衛星和有線的傳輸標準已被世界各國採納，成為全 球化的標準，而 DVB-S 和 DVB-C 兩者本 IP 皆有支援。
z 利用少量暫存器，設計出一個嶄新符號解交錯器的硬體架構，使單一周期 讀寫不會衝突於同一塊記憶體，而能將所需要之暫存空間改為使用 single port 記憶體且容量只須約一個符號大小以降低成本，也相對應的設計出可在 單一週期同時產生一筆及兩筆交錯函數值的硬體架構，使得在某些情況可 同時寫入兩筆資料，使所需暫存器減少。達到最少的記憶體使用，比起文 獻中記載的兩區塊記憶體減少一半。
z 提供符合 DVB 通道解碼標準之簡單傳輸 API，方便使用者應用，也能於硬 體未實現之前，運用它做初步的驗證，可縮短整體設計所費時間。
z 具自動驗證的功能。只需執行指令及參數，就顯現出驗證結果，代替了原 本繁雜的驗證過程。
z Viterbi decoder 使用效能更佳的 Hybrid-SMU 架構，如表 1 所示，並以記憶
體單元取代暫存器單元的方式來實現，使得解碼速度和降低功率消耗都有 更佳的表現。
z 由於 Reed-solomon decoder 演算法的複雜，所得到的 gate count、power 都相 當大，所以我們提供了低複雜度的 Reed-solomon 架構，僅需三個 FFMs，
可分享硬體，減少不必要的運算量，電路複雜度低，功率消耗低，critical path 只有 4.07ns。
z 在外部禮德-所羅門解碼器的設計上，本計劃採用了一個最佳化之常數有限 場域乘法器之架構。表 3 所列乃是針對所提之最佳化的有限場域常數乘法 器的結果比較，當乘上α 冪次方愈大時，透過共享的機制愈能降低所須的 邏輯閘。而表 4 針對所有乘法器所須的邏輯閘統計，可以發現大約可以降 低約 20%的數目
z 而在內部腓特比解碼器，本計畫在關鍵的 SMU 的設計上採用了一個混合回 溯的方式，並以記憶體的方式來實現路徑記憶體，其結果可由表所示。
z 在外部解交錯器中，迴旋解碼器的十二條路徑被整合成二個區塊記憶體。
此一方式可以避免移位暫存器使用上的問題。表 2 比較了幾個不同記憶體 使用方式，其一是直接分別將每個路徑的移位暫存器記憶體實作，其二是 文獻中六塊記憶體使用的方式，其三是本計畫採用的方式。由此表可知，
本計畫的方法可以達到最佳之記憶體使用。
SMU 架構 Hardware Requirement Decoding Latency Register
Exchange
Reg:8x2 Mux:4x32
32+2
Traceback Mem:(8x32)x4, Stack:(1x32)x2 32x4 表 1 各種 SMU 架構比較
Hybrid (Register bank)
Reg:8x32+2x12 Mux:4x4
32+4
Hybrid (memory)
Reg:8x5, Mux:4x5 Buffer:8x5, Mem:8x32
32+4
表 2 迴旋解交錯器不同架構比較表
記憶體實際需求 記憶體大小 記憶體使用率
direct 1122 1697 67
[5] 1122 1280 88
Proposed 1122 1152 97.4
表 3. 變數-常數有限場乘法器不同架構的比較表 常數乘法器 XOR gate count
係數 α1 α2 α3 α4 α5 α6 α7 α8 α9 α10 α11 α12 α13 α14 α15 α16 [14] 3 6 9 12 16 19 21 23 22 21 21 21 20 21 23 24 [13] 3 6 9 12 15 18 21 45 45 45 45 53 45 37 37 37 Proposed 3 5 8 10 12 15 17 18 17 17 17 16 16 16 19 18
表 4 變數-常數有限場乘法器不同架構的總數比較表
16 個變數-常數有限場乘法器的 XOR GATE 總合
[14] 282 [13] 473 Proposed 224 整個 DVB-T 通道解碼器的各個模組，都採用了記憶體為主的方式來實作，
因此所須面積及功率都可以大大降低，各個模組所佔邏輯閘及記憶體的分佈如表
Block Name Gate Count Percentage Symbol deinterleaver 9455 16.7 %
Bit deinterleaver 2040 3.6 % Viterbi decoder 24314 42.8 % Outer deinterleaver 3097 5.5%
Reed Solomon decoder 17033 30.0%
Total Channel Decoder 56767 100.0%
表 6 各功能區塊使用記憶體百分比
Block Name 使用記憶體 Percentage
Symbol deinterleaver 6144 bytes 73.3 % Bit deinterleaver 192 bytes 2.3 % Viterbi decoder 384 bytes 4.6 % Outer deinterleaver 1152 bytes 13.7%
Reed Solomon decoder 512 bytes 6.1%
Total Channel Decoder 8384 bytes 100.0%
圖 24 . Layout of DVB-T 通道解碼器 Report
Technology TSMC 0.35um 2P4M
Chip Size 15.4 mm2 Core Size 9.3 mm2 Clock Rate 109.89MHz Gate Count 56767
Power Dissipation
53.9mW
data_in 表 7. DVB-T Channel Decoder Interface I/O 腳位
Pin Name Bits I/O Description
clk_108 1 I System Clock=109.68MHz，以滿足 DVB-T 標準 data_in 6 I Data input
data_invalid 1 I When asserted ，data input is valid
priority 1 I In hierarchical mode 1: high 0: low priority reset 1 I When asserted， Synchronous reset
ofdm_smode 2 I 0: QPSK， 1: 16-QAM， 2: 64-QAM ofdm_hmode 1 I When asserted， hierarchical mode
ofdm_kmode 1 I When asserted: 8k mode，otherwise: 2k mode code_rate 3 I depuncture Code rate = 0: 1/2，1: 2/3，2: 3/4，
3: 5/6，4: 7/8，5~7: reserved data_out 8 O Data out
data_ovalid 1 O When asserted ，data output is valid