硬體架構

如圖3-3，所示為整個邊緣可適應性彩色影像縮放的整個硬體架構，硬體的開發平 台是採用Altera FPGA開發板，當在處理演算法中必需要有一張原始的影像為了能夠得 從外部的周邊可以得到所要的彩色的影像，所以此系統會提供兩個影像來源，所以FPGA 發展板中提供兩組的視訊介面，它們個別接到視頻解碼晶片(ADV7180)中，這一顆視頻 解碼的晶片(ADV7180)針對輸入的類比的訊號如NTSC、PAL的標準訊號，再經由視頻解 碼晶片(ADV7180)轉換出ITU-R.656標準數位影像格式，本系統是採用非交錯式NTSC格 式來取得YUV彩色影像；另一個影像的來源是透過開發板中的Flash memory來取得彩色 影像，可以透過FPGA開發板的USB介面將彩色影像(YUV 4:2:2)的資料從PC載入到Flash memory中；從上述的兩個影像來源可以透過多工器硬體電路來選擇要從那一端來源輸 入，當資料一旦輸入都會先將影像資料透過高速同步靜態隨機記憶體(SSRAM)控制電路 寫入SSRAM中，FPGA在顯示圖片或演算法的處理都會到SSRAM中讀取所需的影像資 料。

Fig. 3-3. FPGA 開發板及系統架構圖

如圖 3-4 所示為影像放大的硬體系統的架構圖，此系統架構圖詳細描述如下:

(1) 影像來源有 Flash 記憶體來存取從電腦所下載的圖片以及視訊解碼(ADV7180) 的類比影像輸入。

(2) SSRAM 控制電路可控制高速外部 SSRAM 從 Flash 記憶體或 TV-Decode 取得 所要的彩色影像資料，另外也可以提供 Fuzzy 演算法資料運算的讀取或 TFT LCD 顯示的資料。

(3) TFT LCD Controller 能夠控制 TFT LCD 顯示器來執行圖片的顯示。

(4) Fuzzy 演算法電路是此系統的核心，當系統要執行影像放大時，有限狀態機制

(FSM Finite State Machine)會立即執行演算法的運算。

(5) 有限狀態機制(FSM Finite State Machine)經由一些輸入的判斷及輸出訊號來控 制整個周邊控制電路及演算法的流程。

(6) Clock System 經由外部頻率的輸入並經由鎖向迴路(PLL)電路倍頻的輸出頻率

來提供周邊控制電路及演算法的頻率。

Fig. 3-4. 系統硬體方塊圖

如圖 3-5 所示為周邊電路的一個有限狀態機制(FSM Finite State Machine)從周邊的 初始化開始來確保每一個控制電路能夠重置，當每一個周邊電路都做完初始之後，高速 同步靜態隨機記憶體(SSRAM)控制電路，可以開始對資料做讀取或寫入，當演算法電路 被啟動時，它會立刻對高速同步靜態隨機記憶體讀取影像資料到 FPGA 內部的記憶體中 做暫時的存放，影像資料的讀取是以 Line(720 × 6)為一個單位，每一次的運算完的資料 都會立即寫回 SSRAM，當演算法執行完之後，TFT LCD 控制電路可以透過高速同步靜 態隨機記憶體控制電路的讀取方式將資料輸出到 TFT LCD 上。

Fig. 3-5. 有限狀態機制 FSM (Finite State Machine)

在整個系統中的每一個周邊電路及演算法電路都會需要 Clock 來同步硬體電路，所 以會有一個 Clock 控制系統如圖 3-6 所示，主要是透過外部的一個 50MHz 的石英振盪器 輸入到 FPGA 的內部的 PLL 產生所需的頻率(130MHz)，再將 PLL 所輸出的頻率傳送到 一個 8-bit 的除頻電路中，最後再依每一個周邊電路的需求來輸出所需的頻率，因為在 系統中所使用到 TFT LCD 的頻率 27MHz 是比較特殊的頻率所以會另外從外部來提供另 一顆 27MHz 的石英振盪器來供給，另外彩色影像來源會有兩組，所以 SSRAM 的 Clock 會有一組多工器來選擇頻率的來源，當選擇影像來源是選擇從視訊晶片那麼 Clock 會選

擇視訊晶片所輸出的 27MHz 頻率，反之當影像來源是選擇 Flah 記憶體時多工器就會選 擇除頻器所輸出的頻率，在每一個周邊所需的頻率如下:

1. SPI Circuit 需要的頻率為 130MHz/8 = 16.25MHz 2. Fuzzy Algorithm 需要的頻率為 130MHz/2 = 65MHz 3. Flash Controller 需要的頻率為 130MHz/2 = 65MHz

4. SSRAM Controller 需要的頻率為 130MHz/2 = 65MHz (影像來源為 Flash Memory) 5. SSRAM Controller 需要的頻率為 27MHz (影像來源為 TV-Decode)

Fig. 3-6. Clock 系統方塊圖