第三章 元件製程與量測
3.5 金氧半電容的量測
本實驗對電容的量測主要針對元件的等效氧化層厚度(EOT)、介面捕獲電荷 密度(Interface Trap Density，Dit)、閘極漏電流(Gate Leakage Current ) 、平帶電 壓飄移(Vf b shift)、功函數(Workfunction)與電容遲滯(HHyysstteerreessiiss))現象，分別在以 下小節說明。
3. 3 .5 5. .1 1 電容 電 容 -電 - 電壓 壓 (C ( C- -V V) ) 特性 特 性 量測 量 測
高頻 (100kHz) 電容-電壓的量測以「HP 4284 C-V 量測系統」為量測工具，
由量測結果和模擬結果相比對，可以推算出等效氧化層厚度(Equivalent Oxide Thickness， EOT)，以及平帶電壓(Flat Band Voltage， Vfb)。其中使用到的模擬 程式為 “ Berkeley QM C-V Simulator” [9]，在考慮 quantum effect 和 gate depletion effect 下模擬出低頻 CV 曲線，將模擬值和量測值做 fitting 的動作即可得到 CV 曲線中 EOT 和 Vfb等參數。
我們利用高頻 C-V 量測可以萃取出薄膜的特性，如介電常數、EOT、fixed charges、electron traps 和 mobile charges，它也可以偵測界面特性，如 interface state density。從 C-V 曲線中獲得的 Vfb可以用來計算金屬閘極的功函數，反轉層電容 被用來估計矽基板的摻雜濃度，C-V 曲線的 frequency dispersion 可用來說明薄膜 的漏電特性，所以高頻 C-V 對於描述介電層薄膜特性上是個非常重要的技術。
3. 3 .5 5. .2 2 電流 電 流 -電 - 電壓 壓 (I ( I- -V V ) ) 特性 特 性量 量測 測
本實驗電流-電壓量測是由「4156 系統」量測，藉由量測可得到閘極漏電流 (Gate Leakage)。本論文裡所有漏電流量測的閘極電壓皆加負的，是因為 p-type 的矽基板閘極電壓為負值時，矽基板表面工作在累積區，所以大部分的跨壓皆會 落在介電層上，若閘極電壓為正值時，矽基板表面工作在空乏區，則部分跨壓會 落在空乏區部份落在介電層上，對於介電層漏電流研究上顯得相當複雜，所以本
論文裡的漏電流量測皆偏壓在累積區。
當元件越做越小時為了避免短通道效應(Short Channel Effect)造成元件的影 響，我們必須將閘極氧化層(Gate Oxide)厚度越做越薄，當氧化層厚度小於 4 nm 且在閘極施加偏壓時(正負皆是)，矽(或閘電極)的電子會直接穿隧到閘電極(或矽) 的導帶形成閘極漏電流(或稱穿隧電流)，當厚度薄到 1 ~ 1.5 nm 以下時更會出現 量子穿隧(Quantum Tunneling)，使得漏電流更為嚴重。
穿 隧 電 流 主 要 分 為 直 接 穿 隧 (Direct Tunneling) 和 F-N 穿 隧 (Fowler-Nordheim Tunneling)。當氧化層電位 Vox > χ / q 時，這時漏電流機制為 FNT；當 Vox < χ / q 時，這時漏電流的機制為直接穿隧(Direct Tunneling)，其中 χ 為矽的電子親和力，能帶示意圖如圖 2.1 所示。
從穿隧能障的形狀也可區分這兩種穿隧機制，F-N 穿隧(Fowler-Nordheim Tunneling) 為 三 角 形 ， 直 接 穿 隧 (Direct Tunneling) 為 梯 形 。 F-N 穿 隧 (Fowler-Nordheim Tunneling)條件下的電流密度可由下式表示 [2]：
(式 3.1)
其中 Eox為介電層之電場強度，A 和 B 為跟能障高度(barrier height, ФB)有關的常 數如下式，m*為有效質量。
(式 3.2)
(式 3.3)
其中 q 為電子電量，h 為浦朗克常數。另外，直接穿隧(DT)電流常用下列簡化式 子表示[3]：
(式 3.4)
其中 A 為常數，tox為 SiO2的物理厚度，m*為 SiO2內電子有效質量，q 為電 子電量，h 為浦朗克常數，ФB為 SiO2到 Si 之間的能障高度，V1為橫跨 SiO2的 能量差。
3. 3 .5 5. .3 3 遲滯 遲 滯 (H ( H ys y st te er re es si is s ) ) 特性 特 性量 量測 測
C-V 量測可以得到許多重要參數，如等效氧化層厚度(EOT)、平帶電壓(Vfb)
和基板摻質濃度 (Nsub) 。 另 外， 正 負電壓來回 掃 描 的 C-V 量測 可 得到 遲 滯 (Hysteresis) 特性，利用來回掃描所得到 Vfb shift 來監測 trapped charge 的數量。
下列式子為平帶電壓的表示式，從中可決定 trapped charge 的數量：
(式 3.4)
其中 Qo為介電層裡的電荷所構成。由於 Vfb也在 Vth的表示式裡面，所以來回掃 描的 C-V 量測造成的 Vfb shift 也決定了電晶體的 Vth 在此量測中所造成的改變 量。
量測捕獲電荷(trapped charge) 需要給定入射電場強度(Estress)，此電場跨在介
電層兩端且用下列式子描述：
(式 3.5)
其中 Vg為閘極偏壓，EOT 單位為公分(cm)。圖 3.8 說明了在相同詴片(sample)
中不同偏壓掃描的條件會有不一樣的 Vfb shift，更加說明電場強度對此量測結果 的影響。所以，我們在比較不同詴片的遲滯特性時，需要將掃描條件固定，即電 壓間距、頻率和完成掃描之時間。
所以，C-V 遲滯量測可以提供我們在定性上了解 MOS 結構中的缺陷電荷 (trapped charge)，而不需要真的去了解實際電荷捕獲的情形。
3. 3 .5 5. .4 4 萃取 萃 取金 金屬 屬閘 閘極 極之 之功 功函 函數 數 (W ( Wo or r k k F Fu un nc ct ti io on n) )
對一個未知的Φ m 值，可由公式：
Vfb Φ ms – Q f / Cox
其中 Cox= εox A/tox
V fb ms-(Qf tox/ εox A) 其中
V fb帶電壓，使半導體能帶回復水平所需外加偏壓值 Φms：半導體與金屬閘極之功函數差值 (Φms = Φm –Φ s ) Q f ：氧化層固定電荷
C ox：氧化層之電容值 t ox：氧化層厚度
εox：氧化薄膜電容率 (εox = ε0‧εr )
(氧化矽其 εr = 3.9, ε0 =真空中之介電常數 (8.85x10 -14 F/cm)) A：電極面積
利用 V fb 對介電層厚度作圖，可由截距獲得 Φms 及其斜率計算 Q f 值[20 ]，
其中 Φms 厚除了與閘極電極材料相關之外，與氧化溫度，基材向位，表面捕獲 密度及低溫退火的捕獲電荷密度有關[ 21,22]。
由此可知必須先由不同厚度氧化層之 C-V 曲線，計算得到 Vfb，方可作圖求 得Φ ms。
3. 3 .6 6 金氧 金 氧半 半電 電容 容物 物性 性與 與材 材料 料分 分析 析
3. 3 .6 6. .1 1 X X 光粉 光 粉末 末繞 繞射 射 儀 儀 (X ( X -r - ra ay y P Po o wd w d er e r D D if i ff fr ra ac ct to om me et te er r) )
XRD 常被用來偵測薄膜從非晶態到結晶態的轉變[10-15]。剛沉積的薄膜通常 為非晶態，較不會有任何尖銳的 XRD peak，當退火溫度增加，薄膜有可能轉變 成有結晶的多晶相，此時可以看到輪廓清楚的 XRD peak[16]，然後將加熱前後 的 XRD 圖形來做比較，就可判斷出結構有無結晶[17]。
對於 XRD 量測，常見的 X 光源為 monochromatic CuKα X-ray ( λ=1.5418 Å )，
這個 X 光束以 θ 角度入射進分析樣品的表面，如圖 2.9 所示，而且根據 Bragg’s law，
兩個平行的晶體平面所射出的反射 X 光束呈現出建設性干涉[18]，可用下式來說 明 X 光在薄膜中繞射行為：
(式 3.5)
其中 dhkl為兩個平行 Miller 平面的距離(即間隔)，hkl 為米勒指數(Miller index)，
n 為整數，波長 λ 固定為 1.5418 Å ，晶體間隔 dhkl與θ 有關，可以利用 dhkl和 θ 來確認 diffraction peak。另外，像峰值位置(peak location)、寬度(width) 和 平均微晶（粒）的大小(averaged crystallite (grain) size)都可以從 XRD 的資料 中被估算出[16]。
圖 3.1 ALD 製程順序
(a) 犧牲氧化層 35 nm
(b) 移除犧牲氧化層和晶片清洗
(c) 垂直爐管沉積介電層二氧化矽 8 nm P-type Si substrate
SiO2:8 nm P-type Si substrate P-type Si substrate SCA. SiO2:35 nm
(d)利用 ALD 沉積金屬閘極 TiN
Ion implant
(e)水平爐管沉積非晶矽 100 nm 和離子佈植 P-type Si substrate
TiN a-Si 100 nm
SiO2:8 nm P-type Si substrate
TiN
SiO2:8 nm
(f)定義 pattern
(g)蝕刻、除光阻與 RTA 與 WMA 處理
圖 3.3 TiN Metal Gate/Oxide 電容器製作流程圖 RTA
or MWA
P-type Si substrate
TiN a-Si 100 nm
SiO2:8 nm
P-type Si substrate TiN
a-Si 100 nm
SiO2:8 nm
Photo-resist
表 3.1 快速熱退火製程條件
Sample Spilt
TiN Metal gate Thickness (nm)
RTA
Temperature (℃) Time (Sec)
01 15 700 30
02 15 900 15
03 15 900 10
04 15 1000 5
05 15 1050 5
06 15 700 30
07 15 900 15
08 10 900 10
09 10 1000 5
10 10 1050 5
表 3.2 微波退火製程條件 Sample
Spilt
TiN Metal gate Thickness (nm)
RTA
Power (W) Time (Sec)
11 15 2500 600
12 15 2800 600
13 15 3500+2100 5+600
14 10 2500 600
15 10 2800 600
16 10 3500+2100 5+600
表 3.3 不同 Oxide 厚度之 TiN 金屬閘極電容製程參數
SaSammppllee SpSpiilltt
TTiiNN MMeettaall ggaattee TThhiicckknenessss ((nnmm))
OOxxiiddee TThhiicckknneessss ((nnmm)) 0
011 1515 5 5
0
022 1515 8 8
0303 1515 1515
表 3.4 雜砷離子電容結構 RTA 與 WMA 條件
a-Si/TiN/SiO2 /Si
. Imp. ，As，40 KeV，1015 Sample
Spilt
RTA MWA
Temp. (℃) Time (Sec) Power(W) Time (Sec) Control No Anneal
01 900 15
02 1000 5
03 1050 5
04 2800 1200
05 1400+2800 600+900
表 3.5 摻雜磷離子電容結構 RTA 與 WMA 條件
a-Si/TiN/SiO2 /Si Imp. ，P，40 KeV，1015 Sample
Spilt
RTA MWA
Temp. (℃) Time (Sec) Power(W) Time (Sec) Control No Anneal
01 900 15
02 950 10
03 1000 5
04 2100 1200
05 2800 1800
圖圖3.3.44 TiTiNN金屬金屬閘閘極極電電容容器器結結構構圖圖
(a) 犧牲氧化層 35 nm P-type Si substrate
SCA. SiO2 35 nm P-type Si substrate
TiN 15 nm a-Si 100 nm
SiO2:8 nm
(b) 移除犧牲氧化層和晶片清洗
(c) 泡 100 ℃雙氧水五分鐘成長化學氧化層
(d) ALD 沉積介電層 Al2O3 10nm
(e) ALD 沉積閘極 TiN 15 nm P-type Si substrate
TiN
SiO2:H2O2 100℃ 5 min
Al2O3 10 nm P-type Si substrate
SiO2:H2O2 100℃ 5 min
Al2O3 10 nm P-type Si substrate
SiO2:H2O2 100 ℃ 5 min
P-type Si substrate
Ion Implant
(f) 水平爐管沉積非晶矽 100 nm 和離子佈植 P-type Si substrate
TiN 15 nm a-Si 100 nm
SiO2:H2O2 100℃ 5 min
Al2O3 10 nm
(g) 定義 pattern
(h) 蝕刻、去除光阻與 RTA 與 WMA 處理 圖 3.3 Metal Gate/Al2O3 電容器製作流程圖
RTA or MWA
P-type Si substrate TiN 15 nm a-Si 100 nm
SiO2:H2O2 100℃ 5 min
Al2O3
P-type Si substrate TiN 15 nm a-Si 100 nm
SiO2:H2O2 100℃ 5 min
Al2O3 10 nm
Photo-resist
(a) (b)
(c) (d)
圖 3.4 (a)TiN 15 nm 搭配 1 nm 緩衝層 (b) TiN 15 nm 沒有搭配 1 nm 緩衝層 (c) TiN 10 nm 搭配 1 nm 緩衝層 (d) TiN 10 nm 沒有搭配 1 nm 緩衝層 之電容結構圖
P-type Si substrate Al2O3 10 nm
TiN 10 nm AlSiCu 300 nm
P-type Si substrate Al2O3 10 nm
TiN 10 nm AlSiCu 300 nm
SiO2: H2O2 100℃ 5min
P-type Si substrate TiN 15 nm
Al2O3 10 nm AlSiCu 300 nm
P-type Si substrate TiN 15 nm Al2O3 10 nm AlSiCu 300 nm
SiO2: H2O2 100℃ 5min
(b)
圖 3.4 電壓從<反轉到累積>和從<累積到反轉>互相掃描下，掃描的範圍越大得 到的平帶電壓差也就越大：(b)圖顯示較(a)圖大的平帶電壓差，因為有較 廣的掃描範圍(較大的電場強度)[44]
圖 3.5 平行的晶體平面之 X-ray diffraction[45]