原子層沉積氮化鈦閘極金氧半元件微波退火特性研究

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中華大學碩士論文

原子層沉積氮化鈦閘極金氧半元件微波退火特性研究

Atomic Layer Deposited TiN as Gate Electrode in MOS Devices with Microwave Annealing

系所別：電機工程學系碩士班學號姓名：M09701048 張翼麟指導教授：賴瓊惠博士

李耀仁博士

中華民國九十九年七月

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摘要

為了改善金氧半場效電晶體(MOSFET)元件的性能，元件的尺寸被要求越來越小，在未來的互補式金氧半(CMOS)技術中等效氧化層厚度(EOT)甚至被要求縮小到 1.0 nm 以下。然而，當二氧化矽(SiO₂)縮小到 1.5 nm 以下時穿隧電流變得相當顯著，導致有很大的閘極漏電流發生。高介電常數介電層可用來減少這個漏電流發生，因為較厚的介電層可以減少電子或電洞穿越閘極介電層的可能，使得穿隧電流可以被減少。另外在閘極方面，國際半導體技術藍圖(ITRS)中認為使用金屬閘極是一個可以防止多晶矽閘極高片電阻和空乏效應發生的技術之一。

本論文研究的重點放在微波退火對於氮化鈦(TiN)金屬閘極分別搭配 SiO2與高介電常數 Al₂O₃ 介電層金氧半(MOS)元件的特性影響。

第一部分探討微波退火對原子層沉積(ALD)成長之 TiN 金屬閘極和 SiO2介電層金氧半元件的影響。摻雜砷離子與磷離子的 a-Si/TiN/SiO₂/Si 金氧半(MOS)元件在不同快速熱退火(RTA)與微波退火下特性的研究。隨著 RTA 退火溫度增加

，TiN 的功函數(work function)從 P 型材料下降至中間能隙(midgap)，且經過 RTA 後的特性是不均勻的。摻砷離子結構的平帶電壓 Vf b 比摻磷離子結構的偏移量大

，這是因為活化砷離子需要較大的熱預算。TiN 的功函數(work function)在不同的微波退火條件後 Vfb偏移的大小很一致且比 RTA 900℃的偏移量小，且微波退火後的電性均勻度有非常好的改善。微波退火後等效氧化厚度(EOT)變化小於 3 nm，

說明電容結構在退火後介面沒有很嚴重的化學反應。

第二部分我們探討 a-Si/TiN/Al₂O3/ chemical oxide/ Si MOS 元件，分別做不同參數的 RTA 與微波退火處理。經過 RTA 後，Al₂O₃/TiN 與 SiO₂/TiN 結構有相似的結果，TiN 功函數(work function)隨著退火溫度增加往中間能隙(midgap)偏移。

MOS 元件在微波退火後，TiN 的功函數(work function)有較小的變化且偏移量較介電層為 SiO₂的偏移量小。在 RTA 退火與微波退火後等效氧化厚度(EOT)變化小於 3 nm，說明電容結構在退火後 Al₂O₃/TiN 介面沒有很嚴重的化學反應。；而

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且微波退火後的電容電性的均勻性比 RTA 退火後的電容電性的均勻性有很好的改善。

ALD TiN (111)的 XRD 分析顯示 SiO₂/TiN 與 Al₂O₃/TiN 結構沒有強度變化或峰值的移動，可知道在介面沒有很嚴重的化學反應。.

然而，微波退火後 TiN 功函數(work function)的下降是我們未來改善的目標，

微波退火低溫活化的特性搭配電漿處理(plasma treatment)，覆蓋層(capping layer)，

介電層摻雜(dielectric doping)這幾個方法調變功函數(effective work function)維持在接近 5 eV 是我們未來研究的方向。

關鍵字:金屬閘極，氮化鈦，原子層沉積，微波退火，功函數。

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ABSTRACT

In order to improve the performance of MOSFET transistors, the size of divice is requested to shrink and equivalent oxide thickness (EOT) is even requested to reduce to 1.0 nm below in future CMOS technology. However , when the SiO2 scale down to 1.5 nm below, the tunneling current becomes quite significant, resulting in large gate leakage current. High-k dielectric layer can be used to reduce the leakage current, because the thick dielectric layer can reduce the electrons or holes through the gate dielectric layer and make the tunneling current can be reduced. Moreover, in aspect of the gate electrode, according to ITRS, metal gate is promising to prevent gate from high sheet resistance and the depletion effect.

This thesis focuses on the characteristics of titanium nitride (TiN) metal gate MOS device with microwave annealing.

The first part, we use atomic layer deposition (ALD) growth TiN metal gate and SiO₂ dielectric layer MOS capacitors are prepared. The a-Si/TiN/SiO₂/Si MOS device doped with arsenic ion and phosphorous ion is studied on the different parameters of the RTA and microwave annealing respectively. The work function of ALD TiN changes from a p-type gate material toward a more midgap material after RTA, and after the RTA after the feature is uneven. TiN work function is consistent after different microwave annealing(WMA) condition, and Vfb of device with WMA shift is smaller than that with the RTA 900℃. Microwave annealing can improve the electrical uniformity. The small variations in EOT suggest that no severe reaction occurs between the gate and the gate dielectric.

The second part, a-Si/TiN/Al2O3/chemical oxide/Si MOS device, is studied on the different parameters of RTA and microwave annealing respectively. The SiO2/Al2O3 stacks exhibit a behavior in value after RTA compared to the SiO2

stacks.The work function of ALD TiN changes from a p-type gate material toward a

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more midgap material. After annealing, the reduction of work function for metal gates on Al2O3 is less than that of metal gates on SiO2. After RTA and microwave annealing, the small variations in EOT mean that no severe reaction occurs between the TiN gate and the Al2O3 dielectric.

The ALD TiN (111) peak of XRD patterns showed no variation in intensity or peak shift for SiO2/TiN and Al2O3/TiN stacks, concluding that no inter-reaction takes place after annealing.

However, to improve the TiN work function drop after microwave annealing is our future goals. Several methods that modulation effective work function to maintain p-type gate material is the direction of future research, sush as microwave annealing with plasma treatment, capping layer and dielectric doping.

Keywords: metal gate, TiN, atomic layer deposition (ALD), microwave annealing, Work function.

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致謝

首先誠摯的感謝指導教授賴瓊惠博士及李耀仁博士，兩位老師悉心的教導，

不時的討論並指點我正確的方向，使我在這兩年中獲益匪淺。老師對學問的嚴謹更是我輩學習的典範。

兩年裡的日子，實驗室裡共同的生活點滴，學術上的討論、言不及義的閒扯、

讓人又愛又怕的宵夜、趕報告的革命情感、...，感謝眾位學長、同學、學弟妹的共同砥礪，你/妳們的陪伴讓兩年的研究生活變得絢麗多彩。

感謝蔡博安學長不厭其煩的指出我研究中的缺失，且總能在我迷惘時為我解惑，

因為有你的幫忙，使得本論文能夠更完整而嚴謹。也感謝在國家奈米元件實驗室各位先生小姐的幫忙，還有忠慶學長、舒淳恭喜我們順利走過這兩年。實驗室的聖文、恴舜學弟、當然也不能忘記，你們平時的幫忙。

爸爸媽媽背後的默默支持更是我前進的動力，謝謝你們這麼多年的照顧。

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表目錄

表 1.1 ITRS (2003)高速和低功率元件最小關鍵尺寸和等效氧化層厚度之規格

...10

表 2.1 ALD 獨特的特徵、內部真正的意義及獨特的優點 ...26

表 3.1 快速熱退火製程條件 ...44

表 3.2 微波退火製程條件 ...45

表 3.3 不同 Oxide 厚度之 TiN 金屬閘極電容製程參數 ...46

表 3.4 雜砷離子電容結構 RTA 與 WMA 條件 ...47

表 3.5 摻雜磷離子電容結構 RTA 與 WMA 條件 ...48

表 4.1 AlSiCu /TiN 10 nm/ SiO2 電容在通 N2/H2的環境下執行 sintering ...66

400^oC 30 min 後與 sintering 前，萃取出來的參數...66

表 4.1 AlSiCu /TiN 15nm/ SiO2 電容在通 N2/H2的環境下執行 sintering ...67

400℃ 30 min 後與 sintering 前，萃取出來的參數 ...67

表 4.3 TiN 100Å 與 TiN 150Å 電容器 EOT 與 RTA 溫度關係 ...72

表 4.4 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，RTA 後萃取的特性 ...78

表 4.5 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後萃取的特性 ...79

表 4.6 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，RTA 退火後萃取的參數 ...83

表 4.7 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後萃取的參數 ...85

表 4.9 a-Si/TiN/Al2O3/Chemical Oxide/Si 經過 RTA 及微波退火後由 C-V 萃 取的參數 ... 101

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圖目錄

圖 1.1 半導體材料之能帶寬度與能帶大小... 11

圖 1.2 ITRS 2005(EDITION) technology nodes 的 Jg 與 EOT 的預測。超過 圖中指出的交叉點後，若繼續使用 oxynitride 當作閘極氧化層的話 ，漏電流將會超過極限... 11

圖 1.3 在閘極通道長度為 40nm 下，介電係數為 k=3.9 與 k=390 所模擬之 Id-Vg 曲線 ...12

圖 1.4 nMOS 和 pMOS 元件使用 midgap 和 dual-metal gates 時臨界電 壓的能帶圖 ...12

圖 1.5 多晶矽閘極其介電層為 HfO2時會有 Fermi pinning 效應，此效應在 nMOS 和 pMOS 皆很顯著 ...13

圖 1.6 多晶矽閘極其介電層為 HfO2時發生 Fermi pinning 的位置 ...13

圖 1.7 使用金屬閘電極搭配 high-k 介電層時，Fermi pinning 之影響可被 改善...14

圖 1.8 將傳統 poly-Si/SiO2 結構換成 metal gate/high-k 時，在 nMOS 或 pMOS 上需選擇適當的金屬閘極……… 14

圖 2.1 基本的 MOS 電容結構 ...21

圖 2.2 PMOS 不同操作偏壓的狀態 ...22

圖 2.3 存在 SiO 2 /Si 之間的電荷種類 ...23

圖 2.4 Theoretical ideal（D it ＝0）和 D it ≠0 (a)高頻和(b)低頻 C-V 曲線 ...24

圖 2.5 不同金屬離子的漂流時間與溫度關係圖 ...25

圖 2.6 利用 ALCVD 法在深寬比 35：1 的 0.17µm 微孔洞沉積 HfO 2之截面 圖 ...26

圖 2.4 普通的加熱方式，加熱受到熱擴散和表面溫度所限制 ...27

圖 2.5 微波加熱方式，直接對全部產生轉動較均勻 ...27

圖 2.6 微波退火後的片電阻值(a)■ 1×10¹⁵ B ⁺ cm⁻²; ▲ 3×10 ¹⁵ B ⁺cm^-2 ; and● 5×10 ¹⁵ B ⁺ cm⁻² (b) ■ 1×10¹⁴As ⁺ cm⁻²; ▲ 3×10 ¹⁴ B⁺; and ● 5×10 ¹⁴ ；and ◆1×10 ¹⁵As ⁺ cm⁻² ……….28

圖 3.1 ALD 製程順序 ...40

圖 3.3 Metal Gate/Oxide 電容器製作流程圖 ...43

圖 3.3 Metal Gate/Al2O3 電容器製作流程圖 ...52

圖 3.4 (a)TiN 15 nm 搭配 1 nm 緩衝層 (b) TiN 15 nm 沒有搭配 1 nm 緩衝 層(c) TiN 10 nm 搭配 1 nm 緩衝層 (c) TiN 10 m 沒有搭配 1 nm 緩衝 層之電容結構圖。...53

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圖 3.4 電壓從<反轉到累積>和從<累積到反轉>互相掃描下，掃描的範圍越大 得到的平帶電壓差也就越大：(b)圖顯示較(a)圖大的平帶電壓差，因為

為有較廣的掃描範圍(較大的電場度)………..……… 54

圖 3.5 平行的晶體平面之 X-ray diffraction ...55

圖 4.1 AlSiCu /TiN 10 nm/ SiO2 電容在通 N2/H2的環境下執行 sintering 400 oC 30 min 後與無 sintering 量測的 C-V 特性 ...64

圖 4.2 AlSiCu /TiN 15 nm/ SiO2 電容在通 N2/H2的環境下執行 sintering 400 oC 30 min 前後的 C-V 特性 ...65

圖 4.3 閘電極 TiN 10 nm 的電容在不同條件 RTA 的 C-V 特性 ...68

圖 4.4 閘電極 TiN 15 nm 的電容在不同條件 RTA 的 C-V 特性 ...69

圖 4.6 閘電極 TiN 10 nm 的電容在不同條件 RTA 退火的 I-V 特性 ...70

圖 4.6 閘電極 TiN 15 nm 的電容在不同條件 RTA 退火的 I-V 特性 ...71

圖 4.7 不同厚度 SiO2 的 TiN 閘極電容的 C-V 特性，藉此萃取 TiN 功函數 ..73

圖 4.8 等效氧化層厚度與平帶電壓關析圖...74

圖 4.9 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，RTA 退火後的 C-V 特性 ...75

圖 4.10 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，700 ℃ RTA 後的 C-V 特性 .76 圖 4.11 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後的 C-V 特性 ...77

圖 4.12 摻雜砷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火與 RTA 退火後的 I-V 特性比較 ...80

圖 4.13 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，RTA 後的 C-V 特性...82

圖 4.14 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後的 C-V 特性比 較...84

圖 4.15 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，RTA 後的 C-V 特性均勻性 ...87

圖 4.16 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後的 C-V 特性均勻性 ...88

圖 4.17 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火與 RTA 退火後的 I-V 特性 ...89

圖 4.18 AlSiCu/TiN 15 nm /Al2O3/Chemical Oxide/Si 電容磁滯曲線 ...92

圖 4.19 AlSiCu/TiN 15 nm /Al2O3 /Si 電容磁滯曲線 ...93

圖 4.20 AlSiCu/TiN 10 nm /Al2O3/Chemical Oxide/Si 電容磁滯曲線 ...94

圖 4.21 AlSiCu/TiN 10 nm /Al2O3/ Si 電容磁滯曲線 ...95

圖 4.22 (a) AlSiCu/TiN 15 nm / Al2O3/ Si (b) AlSiCu/TiN 15 nm / Al2O3/ Chemical Oxide/Si (c) AlSiCu/TiN 10 nm / Al2O3/ /Si(d) AlSiCu/ TiN 10 nm/ Al2O3/Chemical Oxide /Si 電容結構之單位面積的漏 電流對閘電壓關係圖 ...96 圖 4.23 a-Si/TiN/ Al2O3/Chemical Oxide/Si 電容結構經 (a)900 ℃10 sec (b)

950℃ 5 sec (C)1000 ℃ 5 sec (d)2100 W 1800 sec 退火後的 C-V 磁滯

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曲線 ...98 圖 4.24 a-Si/TiN/ Al2O3/Chemical Oxide/Si 經過 RTA 退火及微波退火後的 C-V

特性 ...99 圖 4.25 a-Si/TiN/ Al2O3/Chemical Oxide/Si 經過(a)RTA 及(b)微波退火後的

C-V 曲線均勻性 ... 100 圖4.26 摻雜砷離子a-Si/TiN/SiO₂/Si 電容結構，RTA與微波退火後的XRD

spectra ...81 圖 4. 27 摻雜磷離子 a-Si/TiN/SiO₂/Si 電容結構，RTA 後的 XRD spectra…...90 圖4. 28 摻雜磷離子 a-Si/TiN/SiO2/Si 電容結構，微波退火後的 XRD spectra

………91

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第一第一章章序言序言

1.1 二氧化矽在未來世代製程之限制

在微米的世代因其二氧化矽有較大的能隙，所以選擇二氧化矽(SiO2)當做閘極介電層 [1]，如圖 1.1 所示，二氧化矽(SiO₂)當做閘極介電層不易有傅勒-諾德翰穿隧(Fowler-Nordheim Tunneling)與蕭基發射(Schottky Emission)，固有較小的漏電流，且有好的 SiO₂/Si 界面，所以缺陷數少，熱穩定性佳，可忍受高溫而不會結晶化。

最近幾年中，使用熱或是快速熱退火 (Rapid Thermal Annealing， RTA) 的方式成長 EOT 約 18~25 Å 的氮氧化矽在工業上被用來取代傳統的二氧化矽。

然而，當 MOS 來到的下個世代-奈米，尺寸微小化以提昇元件的開關速度的趨勢下，由於通道長度的縮短使得源極(Source)、汲極(Drain)的空乏區佔部份通道，

致使源極、汲極橫向電場增加成為不可忽略的程度，相對造成閘極對通道的控制能力下降，此即為短通道效應(Short Channel Effect)之一[2]。

為解決短通道效應，我們可以增加閘極下方通道處的單位面積電容值來抑制橫向電場所造成的影響[3]，於是二氧化矽必須相對的變薄，以提高垂直電場，

抑制短通道效應，然而相對的會有一些缺點發生，最主要為由閘極直接穿透 (Direct Tunneling)的漏電流會愈來愈大[4]-[5]，迫使原先所使用的閘極介電層:二氧化矽將被取代。

依據國際半導體技術藍圖 (International Technology Roadmap for Semiconductors ; ITRS)，如圖 1-2，在 2008 以後，若繼續縮小 SiOx-based (SiON) 閘極氧化層的話，因閘極直接穿隧產生的漏電流會超過藍圖(Roadmap)。此外，

以 SiOx-based(SiON)閘極氧化層模擬所得出因閘極氧化層繼續縮小，閘極漏電流在 2008 後會大幅增加。因此若要應用在低待機功率 (Low Standby Power ; LSTP)

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和高性能(High performance)的邏輯電路，必須引進高介電係數介電層(High- k gate dielectric)材料。

1.2高介電係數介電層之選擇

以目前的材料而言，二氧化矽與矽基板有最佳的界面和相容性，所以要與矽 基板有好的相容性，高介電係數 (high-k) 介電層需具有以下電子、物理和化學 特徵：

電子特性

 與 CMOS 相容。

 足夠高的介電常數 (dielectric constant) ，但不能太高[6]-[7]。

 夠大的能隙 (band-gap) 且和矽之間有足夠的能帶偏移(band-offset)。

 具有好的微縮能力(scalability)。

 低的漏電流(leakage currents)。

 電性上具有少量活性捕捉位置(active trap sites) (即先天已存在的電荷捕捉) 且與矽之間有良好的界面特性。

 Si 與 high-k 界面處有少量的定電荷(fixed charge)。

 不希望有頻率消散(frequency dispersion) 和 C-V 遲滯現象(hysteresis)。

 大的驅動電流 (drive current) 和電子遷移率(mobility) 特性。

 好的次臨界 (subthreshold) 特性。

 與多晶矽 (Poly-Si) 或金屬閘極 (metal gate) 之間不要有費米能階制釘札(fermi pinning)。

 對於 nMOS 和 pMOS 具有相同的 Vth (即好的 Vth控制能力)。

 在操作條件下具有好的可靠度(high-reliability)。

物理和化學特性

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 與矽接觸時具有好的熱穩定性且不起化學反應。

 高的結晶溫度(crystallization temperature) ( > 900^oC )。

 避免界面形成低介電係數介電層(low-k interface layers)，本體(bulk)要 有低的氧氣擴散係數(oxygen diffusivity)。

 要有接近於矽的熱膨脹係數(thermal expansion coefficient) (for low mechanical stress)。

 與矽之間的界面要有少量的缺陷濃度(defect concentrations)。

 高溫下具有抗雜質和摻質 (dopant) 擴散的能力。

 小的製程複雜度。

 好的附著特性。

 容易蝕刻。

 無相位分離 (phase separation)。

 表面結構平坦 (smooth)。

1.3 常見高介電係數閘極介電層

因為面臨了 SiO2的物理極限，許多研究已經在尋找可取代 SiO2的材料。取代 SiO₂ 的材料須滿足一些要求 [8] ：介電常數 (k-value)需夠高，因為有高的介電 常數，才可在維持電容值的情況下允許沉積較大的介電層厚度，進而減少直接穿隧漏電流，使元件尺寸持續縮小下仍可維持介電層的特性。

目前已研究出許多有潛力的高介電係數 (high-k) 介電層，其 k 值在 7-80 之間。

包含：Si₃N4, Al2O3, Y2O3, La2O3, Ta2O5, TiO2, ZrO2和 HfO₂。然而，TiO₂和 Ta₂O5

沒有好的熱穩定性，無法相容於傳統的 CMOS 製程[9]。

選其高介電係數的材料時，其介電係數的高低也會引發短通道效應的嚴重與否。在 MOSFET 的閘極通道長度為 40 nm，模擬 SiO₂ (k=3.9)和另一種材料介電係數值高達 k = 390，在 EOT = 2 nm 下，其 Id-Vg 特性如圖 1-3 所示。SiO₂的臨

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界電壓 (threshold voltage) V_th = 0.4 V，而 k = 390 的元件臨界電壓卻是 Vth = -1.35 V，原因在於 k = 390 的元件，其所加汲極偏壓產生的電場在日漸縮短的閘極通道長度上，會使得通道導通。如圖 1-4 所示。閘極必需加更大的負偏壓，才能克服物理厚度相當厚的 high-k 介電層產生較大電場，關閉導通的通道。因此用大的介電常數當介電層，會使得短通道效應劇增。[10]- [11]

1.3 可替代的金屬閘極

當閘極氧化層縮小下，在多晶矽閘極和介電層界面的空乏層影響電容值變得

更明顯，所以考慮一個替代的閘電極是必須的。而研究金屬閘極面臨許多挑戰，

因為它必須有適當的功函數，與底下介電層之間的界面在熱和化學上必須很穩定，

而且必須有很高的載子濃度。多晶矽閘極有一些優點，如它可以被摻雜成 p 型或 n 型閘極，功函數因此可被調整使得它可適用在 NMOS 和 PMOS 元件上，而且它非常容易與 CMOS 製程結合，然而許多新的介電層材料直接和矽或是多晶矽材料接觸時顯得很不穩定。

另外，金屬閘極的取代必須取決於它們的功函數，圖 1.9 為 NMOS 和 PMOS 元件使用 midgap 和 dual metal gates 時臨界電壓的能帶圖，與高摻雜多晶矽閘極相比，一個 midgap 功函數的金屬閘極會使臨界電壓變大(約 0.5V)，如果利用減少通道摻雜(channel doping)來獲取適當低的臨界電壓的話，通道摻雜(channel doping)太低會導致短通道效應無法控制，就是因為這樣，我們需要功函數接近 Ec和 E_v的不同金屬閘極 [12]。有許多功函數接近 4eV 的 NMOS 閘極材料，例如 Al、Ta、Mo、Zr、Hf、V 和 Ti，也有一些功函數接近 5eV 的 PMOS 金屬閘極材料，例如 Co、Pd、Ni、Re、Ir、Ru 和 Pt，圖 1.10 顯示在矽的能隙中的金屬功函數。另外，也有一些傳導性的金屬氧化物，例如 In₂O₃、SnO₂、OsO₂、RuO₂、 IrO2、ZnO、MoO₂和 ReO₂，和一些傳導性金屬氮化物，例如 WN_x、TiN_x、MoN_x、 TaN_x和 TaSi_xN_y。

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最近，做在 high-k 介電層上的多晶矽閘極遭受到費米能階釘扎(Fermi level pinning) [13]，這在 polySi/MeOx界面處是個很嚴重的現象，它會導致 MOSFET 元件擁有高的臨界電壓。以 Hf-based 材料而言，界面層的 Si-Hf bonds 被認為是產生 dipoles 的主要機制，這個 dipole 會將費米能階(Fermi level)鎖在多晶矽傳導帶的下面，使得 p-doped 閘極的臨界電壓增加，這使得後來都改用金屬閘極來當作閘電極。

熱和化學穩定性對於金屬閘極來說也是很重要的問題之一，金屬閘極遭受元件製程溫度後應該要存活且與下面閘極介電層之間必須相當穩定

1.4 最近金屬閘電極的研究

在通道長度為 100 nm 之後，Al/TiN 或 W/TiN 金屬閘極搭配 1.5~3 nm 的 SiO₂ 和 Si3N4在使用取代的閘極製程 [14] 製作出 MOSFET 元件，這種製程允許定義完金屬閘極以後的製程溫度限制在 450^oC 以下，而且也展示出使用此金屬閘極的可行性 [15]，從 CV 特性中看出具有好的 Si/SiO2界面，沒有任何閘極空乏的情 形，從 TiN 的平帶電壓指出功函數在 4.9 ~ 5.0 eV 附近。Nakajima 等人指出金屬 閘極晶體方向的變異會導致平帶電壓的變異 [16]，他們發現 CVD-TiN 薄膜顯示出較好的 MOS 特性，因為它具有較低的金屬穿透和很一致的平帶電壓。Yamada 等人研究 W/WNx/SiON/Si 閘極 MOS 電容表面氮化的影響 [17]，指出閘極介電層和矽之間的懸浮鍵(dangling bonds)可藉由表面氮化來改善介電層的可靠度，而 WN_x閘電極具有接近 mid-gap 的功函數。為了防止閘極界面的反應，TiN 和 Pt 這些金屬閘極最常被用來與高介電常數(high-k)閘極介電層搭配。

閘極的功函數是一個非常重要的參數，而 midgap 金屬閘極有一個很重要的優點，因為它的費米能階 (Fermi level)與矽的導電帶(conduction band)和價電帶 (valence band)具有相同的能帶差，所以對於 NMOS 和 PMOS 而言可以提供一個對稱的 V_t值，由於只要求一道光罩和一個電極，所以可以使 CMOS 製程變為更

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簡單。然而，對於縮小的 CMOS 元件而言，由於矽的 bandgap 被固定在 1.1 eV 所以 midgap 金屬存在一個主要的缺點，就是任何做在矽上的 midgap 金屬其臨界電壓對於 NMOS 和 PMOS 都將是 0.5 V，在 0.13 μm 以後的 CMOS 技術都希望供給電壓小於 1.0 V，一個 0.5 V 的臨界電壓真的太大，這會導致元件不容易導通，如果為了要將臨界電壓減低而把摻雜(doping)濃度減少，這會導致短通道效應越來越惡化，因此理想情況是需要兩個不同功函數的金屬：NMOS 的金屬功函數為 4eV，PMOS 的金屬功函數為 5eV，這可在不惡化短通道效應下有效的減少臨界電壓。

當元件被更微縮之後，金屬閘極能夠解決數個問題，如多晶矽閘極空乏效應、

硼穿透、與 high-k 介電層之間的穩定性和減少閘極電阻。對於可替代的金屬閘極 而言，除了功函數的要求以，在 MOSFET 的熱預算下希望金屬閘極和 high-k 介 電層之間能夠彼此相容且不要有任何的互相擴散和反應。

1.5 研究 ALD-TiN gate 之動機

之前提到過閘極的功函數是一個非常重要的參數，在通道長度為 100 nm 之後，以 W、W/WN X 、W/TiN、TiN、Ta、TaN 金屬閘最為被廣泛研究[18] 製作出 MOSFET 元件，而且也展示出使用此金屬閘極的可行性[19]，從 CV 特性中看出具有好的 Si/SiO₂界面，沒有任何閘極空乏的情形，從 TiN 的平帶電壓指出功函數在 4.9~ 5.1 eV 附近。

使用 PVD 方式沉積金屬閘極的缺點是閘極介電層容易受到金屬穿透（metal penetration）及電漿傷害（plasma damage）而產生可靠性問題[20]。在濺鍍過程時，閘極介電層直接暴露在電漿的環境中，可能會直接受到包含電子、離子、光子之能量粒子的轟擊而造成傷害，使閘極介電層中形成缺陷，加上高溫製程使得金屬便很容易沿著這些缺陷滲透進去，造成金屬穿透現象，這也是一般所謂的電

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漿損傷(Plasma-Induced Oxide Damage) ，若是低溫製程則可以降低此現象發生。

Nakajima 等人指出金屬閘極晶體方向的變異會導致平帶電壓的變異[21]，他

們發現 CVD-TiN 薄膜顯示出較好的 MOS 特性，因為它具有較低的金屬穿透和很一致的平帶電壓。為了防止閘極界面的反應，TiN 這些金屬閘極最常被用來與 high-k 閘極介電層搭配。ALD 可以精確的控制薄膜厚度、低溫製程和接近完全的 階梯覆蓋率。在沉積的過程中，通常會通入惰性氣體(Ar)清理反應物，而惰性氣體可以帶走過量的前驅物，此外，還有防止前驅物在腔體中再發生一些額外的反應，所以它擔任一個淨化者的角色。而在沉積溫度的要求中，原子層沉積的溫度一般要求在200~400˚C，溫度太高反而容易導致反應物分解，而溫度過低又可能導致前驅物與基板難吸附，所以沉積溫度必須控制於一適當範圍內，才能獲得較佳的薄膜品質[22]。

所以在本論文利用原子層化學氣相沉積法得到較好特性(quality)與厚度控制 (Thickness controlled)薄膜並且是低溫製程。

1.6 研究微波退火之動機

為了實現在國際半導體技術藍圖 (International Technology Roadmap for Semiconductors ; ITRS)的目標，在不久的將來，矽元件必須不斷微縮。根據 ITRS，

到 2013 年,閘極長度(Gate lengths)將需要降低到 13 nm，相應的接面深度(Junction depths)必須小於 9 nm。

雖然較小元件的尺寸，可以增加元件速度；然而元件的微縮對現有成熟半導體製程是很大的挑戰。例如，接面深度的減少，接觸電阻增大導致功耗增加。為了改善接觸電阻增加，可以在元件適當區域增加摻雜原子的濃度，降低其接觸電阻。摻雜濃度超過 10²⁰㎝^-3 已應用於目前生產。最常用的摻雜方法是利用離子佈植 (Ion implantation)的方法。即使佈植輕摻雜硼原子，在高摻雜濃度的離子佈

(22)

植到矽，會在矽表面造成損傷；且損傷的程度和離子佈植時的能量和深度成正比。

大量的晶格損傷會導致片電阻值增加，必須利用高溫退火，修復在離子佈植所造成的損傷。然而傳統高溫退火由於加熱不均勻且時間長，摻雜原子會往垂直方向、

橫向擴散導致降低元件的性能。為了減少在加熱過程中的摻雜擴散，快速熱製程 (RTP)方法已被使用。最常見的是快速熱退火(RTA)和雷射退火(Laser annealing)。

雖然 RTA 和雷射退火的溫度可以達到所需的損傷修復，由於 RTA 和雷射加熱由表面傳導，無法穿透表面，導致這兩種方法加熱不均。

微波（microwave）是指波長介在紅外線和特高頻(Ultra High Frequency, UHF)(0.3~3 GHz)之間的射頻電磁波，微波的頻率範圍大約為 0.3 GHz 至 300 GHz

，而波長範圍大約在 1 m 至 1 mm 之間。微波是通訊和雷達最主要的頻段。微波主要特點是它的似光性、穿透性和非電離性，其中在似光性部分，微波與頻率較低的無線電波相比，更能夠像光線一樣地傳播和集中，不會因為較遠距離而變得更微弱；在穿透性方面，微波與紅外線相比，當微波照射在介質時更容易深入物質内部，才能有較高的穿透性；非電離性部分，微波的量子能量與物質相互作用時，不會改變物質分子的内部結構(只會去改變其轉動狀態)。已經有相關的研究提到，利用電偶極的這種效應，將它應用在離子佈植的活化上，在矽基板上對砷做低溫的活化處理，只需利用 400~500^oC 即可活化砷，也由於低溫的狀態會使得擴散深度不會太深[23]。傳統快速熱退火(RTA)受影響的位置只有在接近表面的部分，若要影響更深的地方，則需要增加溫度，但是增加溫度會使離子佈植後的擴散更嚴重；利用微波加熱，可以影響的部分較均勻，不受表面距離的影響。

(23)

1. 1 .7 7 論文論文架架構構

第一章討論元件持續縮小下所面臨各種問題和如何使用高介電係數介電層和金屬閘極改善它。也提到如何選擇高介電係數介電層和金屬閘極。高介電係數介電層和金屬閘極雖然可以解決元件微縮下的一些問題，但是金屬閘極的功函數受熱製程移動至中間能帶(midgap)是很大的挑戰，也是本實驗所要討論的。

第二章將本論文的一些基本理論做一個介紹，將本論文所用到的關鍵製程原理作詳細說明。

第三章將本論文所有元件的製程和量測方法做一個詳細介紹，並且將一些有用到的材料分析做說明。論文中的第三章第一部分為TiN閘極電極搭配SiO2介電層電容結構，RTA退火與微波退火的實驗步驟，第二部分討論TiN閘極電極搭配 Al2O3介電層電容結構，RTA退火與微波退火後的實驗步驟。

第四章為討論TiN閘極電極搭配SiO₂介電層電容結構，RTA退火與微波退火後的電子特性與材料特性；與TiN閘極電極搭配SiO2介電層電容結構，RTA退火與微波退火後的電子特性。

第五章為結論，總結上述實驗的結果與未來展望。

(24)

表 1.1 ITRS (2003)高速和低功率元件最小關鍵尺寸和等效氧化層厚度之規格[24]

(25)

圖 1.1 半導體材料之能帶寬度與能帶大小[25]

圖 1.2 ITRS 2005(EDITION) technology nodes 的 J_g與 EOT 的預測。

超過圖中指出的交叉點後，若繼續使用 oxynitride 當作閘極氧化層的話，漏電流將會超過極限[26]

(26)

圖 1.3 在閘極通道長度為 40nm 下，介電係數為 k=3.9 與 k=390 所模擬之 Id-Vg 曲線[27]

圖 1.4 nMOS 和 pMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓的能帶圖[28]

(27)

圖 1.5 多晶矽閘極其介電層為 HfO₂時會有 Fermi pinning 效應，此效應在 nMOS 和 pMOS 皆很顯著 [29]

圖 1.6 多晶矽閘極其介電層為 HfO₂時發生 Fermi pinning 的位置[29]

(28)

圖 1.7 使用金屬閘電極搭配 high-k 介電層時，Fermi pinning 之影響可被 改善[30]

圖 1.8 將傳統 poly-Si/SiO₂結構換成 metal gate/high-k 時，在 nMOS 或 pMOS 上需選擇適當的金屬閘極[31]

(29)

第二章理論基礎

2.1 MOS（Metal-Oxide-Semiconductor）結構

MOS 結構是由金屬層（Metal）、氧化層（Oxide）及半導體層（Semiconductor）

依順序堆疊所產生的，如圖 2.1 所示，可作為電容，同時也是 MOSFET（MOS field effect transistor）的中心架構。早期的半導體元件，是以同時利用電子與電洞兩種載子，來進行電流傳遞的雙載子電晶體（Bipolar Transistor）為主要的積體電路單元元件，這種元件的優點是速度極快，但是所耗費的能量相當大，往往造成電路上排熱的困難，再加上其平面化製程較為不易，因此不適合應用在高積集度的積體電路應用上。取而代之的則是 MOSFET。其中 NMOS 製作於 P-型半導體上，使用電子來傳輸電流； PMOS 則製於 N-型半導體之上，主要傳輸電流的載子則為電洞。將 NMOS 及 PMOS 製於相鄰位置，則稱為 CMOS

（complementary MOS）。由於 CMOS 元件在電路中操作時可較 NMOS 或 PMOS 為省電，因而成為現代積體電路之基本單元。MOS 元件的主要功能為”

開關（switch）”作用。以圖 2.2 的 PMOS 為例，若對金屬層施加正電壓，相對而言，半導體將處於負偏壓態，故就 N-型半導體而言，由於其載子為帶負電荷的電子，因此電子將會往氧化層與半導體層界面處移動，此時稱為積聚

（Accumulation）；若在金屬層施加一負電壓，則 N-型半導體層之電子（帶負電荷）會傾向於遠離氧化層與半導體層界面處，因而界面的施體（donors）會形成離子態，造成一個帶正電的空乏區（depletion layer）；若持續於金屬極加大負電壓，則由於半導體能帶被嚴重彎曲，因此除了形成寬闊的空乏區之外，在氧化層與半導體層界面處之一薄層半導體將由 N 型轉為 P 型，這個動作稱為反轉

（Inversion），而且產生出一層具有電洞為載子的薄層區。此時在 MOS 電容器兩旁的 P 型半導體區域（為 MOSFET 的 source 及 drain），則因為 MOS 反轉所產

(30)

生的 P 型通（p-channel），而使得原本因 MOS 電容器相隔的兩個半導體區域，

得以藉由 MOS 電容器的反轉層而相通。

2.2 MOS 結構中氧化層缺陷之型態及其影響

在 MOS 結構中，許多電性質都與其中氧化層的缺陷有關，因此在研究 MOS 結構的性質前，必須先對氧化層的缺陷有一些基礎的認識。由於 SiO₂/Si 為最廣被研究的系統，因此以下將就此系統為例，來介紹介電層中的缺陷。

在 Si 與 SiO ₂ 界面處存在四種缺陷型式（Fig.2-2） [33] ： 1. 固定氧化層電荷 (Fixed Oxide Charge)

2. 氧化層阻陷電荷 (Oxide Trapped Charge) 3. 介電面缺陷電荷 (Interface Trapped Charge) 4. 移動離子電荷(Mobile Ionic Charge)

其形成機制及影響將分述於下。

2.2.1 固定氧化層電荷 (Fixed Oxide Charge ，Q

_f

）

固定氧化層電荷 (Fixed Oxide Charge)為分佈在距離 Si 與 SiO₂ 界面約 25 Å 的 SiO2 內，主要是由於離子化的矽所形成的正電荷，為氧化層內最主要的電荷來源。固定氧化層電荷(Fixed Oxide Charge)的密度與氧化氣氛，氧化溫度，冷卻情況以及矽晶片的結晶方向有關。若要降低固定氧化層電荷(Fixed Oxide Charge)可以利用高溫生成氧化層，或者生成氧化層後採用高溫鈍氣退火的方式降低其含量。經由比對理想 C-V Curve 與實驗 C-V Curve 的 V _fb偏移值，可以決定 Fixed Oxide Charge（Fig.2-4） [34] 。在決定 Q_f 之前，須先將其他三種 charge 的影響降至最低。由公式：

Q f ＝（ψ MS － V fb ）COX (式 2.1)

(31)

其中ψ MS 為半導體與金屬電極之功函數差值（ψ_MS ＝ψ _M －ψ _S ），V _fb 為平帶電壓，是使半導體能帶回復水平所需外加的偏壓值。 ψ MS 的值可由查表及計算得之，而 V_fb 和 C_OX 則由 C-V 曲線中獲得，故可以確定 Q_f 的大小，但此公式是假設其餘電荷對於氧化層並沒有影響，故不列入計算內。若未知ψM 值，則可利用 V _fb 對 t _OX 作圖，可以得到 ψ _MS 和 Q _f 數值 [35] 。其中 ψ_MS 除了和電極材料相關外，與氧化溫度，基材方位，表面捕獲密度以及低溫退火的捕獲電荷密度有關 [36, 37]。

2.2.2 氧化層阻陷電荷 (Oxide Trapped Charge ，Q

ot

）

氧化層阻陷電荷 (Oxide Trapped Charge)主要是因為離子輻射，崩潰注射或是 Fowler-Nordheim 穿隧而在氧化層中形成的電子或電洞捕獲電荷，因此可能為正電荷或負電荷，通常在低於 500 ℃的退火溫度下即可將電荷消除而得到中性捕獲（neutral trap）。

與 Q_f 不同的是，Q_{o t}為散佈於整個氧化層中。假設其他三種電荷固定不變，

則ΔV fb 與 Q o t 之關係為：

ΔV _fb ＝ -γ（Q _{o t} /C_OX） (式 2.2)

γ 為距離函數。假設只討論氧化層與半導體層界面的電荷，則 γ 為 1，ΔV fb

與 Q ot 之關係為：

ΔV _fb ＝ -（Q _{o t} /C _OX ） (式 2.3)

由此可知在氧化層與半導體層界面間，若有正電荷的減少或負電荷的增加，將會使得ΔV _fb增加，亦即 C-V 曲線會往正偏壓偏移。

2.2.3 介電面缺陷電荷 (Interface Trapped Charge，Q

it

）

Q_it主要位於 Si 與 SiO₂界面，引起原因有三：

（1）由於結構本身缺陷或者氧化過程引發的缺陷

(32)

（2）含有金屬離子的雜質

（3）由於離子輻射或者不完整鍵結所引起之缺陷

可利用低溫（450℃）氫氣退火或者氫氣與氮氣混合氣體的退火使其形成中性電荷[38, 39] 。圖 2.4 為介面缺陷電荷(Interface Trapped Charge)對於 C-V 曲線的影響[40] 。其計算方式較為複雜，須同時量測高頻與低頻的 C-V 曲線。

2.2.4 移動離子電荷(Mobile Ionic Charge ，Q

m

）

移動離子電荷(Mobile Ionic Charge)主要是由於離子性的雜質引起，包含有 Li ^＋，Na ^＋，K^＋和 H ^＋等，其中 Na ^＋為最主要的離子雜質。隨著不同種類的金屬離子，其移動率也會不相同，圖 2.5 為不同金屬離子的漂移時間與溫度關係圖 [41]。

2.3 原子層沉積法（ALD）

ALD (Atomic Layer Deposition)，以前被稱為 ALE (Atomic Layer Epitaxy)；

此構想是由芬蘭科學家 Tuomo Suntola 等人提出[42]，其原先是想應用在 ZnS:Mn 上，以及 Al2O3絕緣層的製造，並應用於平面顯示器上。直至 90 年代中期，科學家們才大量的重視和改進此技術。原子層沉積（Atomic Layer Chemical Vapor Deposition，ALCVD），由於表面反應自我限制（self-limiting）之特性，具有良好的鍍膜均勻度、精確的鍍膜厚度控制、較低的薄膜成長溫度及幾乎 100％的階梯覆蓋（step coverage）能力，ALD 獨特的特徵、內部真正的意義及獨特的優點如表 2.1。ALD 已被視為是奈米世代微電子元件薄膜製程的最佳方案[43]-[44]。

圖 2.6 為 IBM 公司利用 ALCVD 法在深寬比 35：1 的 0.17 µm 微孔洞沉積 HfO₂ 之截面圖[45]，顯示在孔洞深處鍍膜的厚度並無變薄的趨勢。此種優異的特性隨著積體電路（Integrated Circuit, IC）製程微縮至奈米尺寸而更顯得其重要性。

使用 PVD 方式沉積金屬閘極的缺點是閘極介電層容易受到金屬穿透（metal

(33)

penetration）及電漿傷害（plasma damage）而產生可靠性問題[46]。在濺鍍過程時，閘極介電層直接暴露在電漿的環境中，可能會直接受到包含電子、離子、光子之能量粒子的轟擊而造成傷害，使閘極介電層中形成缺陷，加上高溫製程使得金屬便很容易沿著這些缺陷滲透進去，造成金屬穿透現象，若是低溫製程則可以 降低此現象發生。Nakajima 等人發現 CVD-TiN 薄膜顯示出較好的 MOS 特性，

因為它具有較低的金屬穿透和很一致的平帶電壓。

本實驗的金屬閘極 TiN 是使用 ALD 方法沉積而成，以改善上述的效應。利用原子層化學氣相沉積法得到較好特性(quality)與厚度控制(Thickness controlled) 薄膜並且是低溫製程。

2.4 微波效應

微波（microwave）是指波長介在紅外線和特高頻(Ultra High Frequency, UHF)(0.3~3 GHz)之間的射頻電磁波，微波的頻率範圍大約為 0.3 GHz 至 300 GHz，

而波長範圍大約在 1 m 至 1 mm 之間。；在穿透性方面，微波與紅外線相比，

當微波照射在介質時更容易深入物質内部，才能有較高的穿越性；非電離性部分，

微波的量子能量與物質相互作用時，不會改變物質分子的内部結構(只會去改變其轉動狀態)。

在生活上最常用的微波爐也是一便利的產物，利用頻率為 2.45 GHz 對食物加熱，常有人認為是使用微波的頻率為水的共振頻率相同，使水分子產生振動，

而提高溫度。實際上並非如此，它使用的頻率大約只有水分子共振頻率的十分之一而已，加熱原理是使用電偶極(Electric dipole moment)會受到電場的影響中，會轉向電場的方向，當微波射入時電場來回的變化，使得電偶極為了要轉向電場而隨著電場轉動，這樣的轉動即產生了熱量。在加熱食物中，最好的電偶即時是水，

所以加熱食物時要灑點水，才能夠產生熟的熱量。

(34)

已經有相關的研究提到，利用電偶極的這種效應，將它應用在離子佈植的活化上，在矽基板上對砷做低溫的活化處理，只需利用 300~500^oC 即可活化砷，也由於低溫的狀態會使得擴散深度不會太深[46]。圖 2.4 可知道，傳統退火受影響的位置只有在接近表面的部分，若要影響更深的地方，則需要增加溫度，但是增加溫度會使離子佈植後的擴散更嚴重；圖 2.5 是利用微波加熱，可以影響的部分較均勻，不受表面距離的影響。

在圖 2.6 中，我們發現利用微波可以使其片電阻值相當好，以此可知其活化效果很好。除此之外，圖 2.7 中的微波製程溫度相當低，相較於其他高溫製程來說，我們更可以因為低溫製程的原因而引進更多不耐溫但是可以增加元件性能的應用材料種類。因此本實驗則是利用微波此特性探討與傳統退火對金屬閘極的熱穩定性影響。

(35)

圖 2.1 基本的 MOS 電容結構[33]

(36)

圖 2.2 PMOS 不同操作偏壓的狀態[34]

(37)

圖 2.3 存在 SiO 2 /Si 之間的電荷種類[35]

(38)

圖 2.4 Theoretical ideal（D _it ＝0）和 D _it ≠0 (a)高頻和(b)低頻 C-V 曲線[36]

(39)

圖 2.5 不同金屬離子的漂流時間與溫度關係圖 [37]

(40)

表 2.1 ALD 獨特的特徵、內部真正的意義及獨特的優點[40]

圖 2.6 利用 ALCVD 法在深寬比 35：1 的 0.17µm 微孔洞沉積 HfO ₂之截面圖 [40]

(41)

圖 2.4 普通的加熱方式，加熱受到熱擴散和表面溫度所限制[42]

圖 2.5 微波加熱方式，直接對全部產生轉動較均勻[42]

(42)

(a)

(b)

圖 2.6 微波退火後的片電阻值(a)■ 1×10 ¹⁵ B ⁺ cm⁻²; ▲ 3×10 ¹⁵ B ⁺ cm⁻²; and● 5×10 ¹⁵ B ⁺ cm⁻² (b) ■ 1×10 ¹⁴ As ⁺cm⁻²; ▲ 3×10 ¹⁴B⁺ cm⁻² ; and ● 5×10 ¹⁴ ；and ◆1×10 ¹⁵ As ⁺cm⁻² [45]

(43)

第三第三章章元件元件製製程程與與量量測測 3. 3 .1 1 實驗實驗流流程程

本實驗主要分為三部份，第一部份是研究 TiN 薄膜在 ALD 不同參數沉積的薄膜性質探討，並決定製作閘極之 TiN 薄膜參數。第二部份是探討以 TiN 作為閘極的 MOS 電容器，不同的快速退火條件及微波退火條件下，對 TiN 金屬閘穩定性影響與電性之表現。第三部分是探討金屬閘 TiN 在 High-k 材料 Al2O3 介電層, 不同的快速退火條件及微波退火條件下對 TiN 金屬閘穩定性影響與電性之表現。本實驗所有的實驗均於行政院國家科學委員會所設置的國家奈米元件實驗室（National Nano Device Laboratories，NDL）內進行。

3. 3 .2 2 金金屬屬閘閘極極 < < T Ti iN N > >金金氧氧半半電電容容之之元元件件製製作作流流程程

3. 3 .2 2. .1 1 晶片晶片刻刻號號和和犧犧牲牲氧氧化化層層 (s ( s ac a cr ri if fi ic ce e o ox xi id de e) )

本實驗使用 P 型六吋晶片，晶格方向(100)，阻值為 15~20 Ω-cm 的晶圓。先將所有晶片以雷射刻號機 (Laser Marker) 刻號，方便辨識晶片，經過去離子水 (DI water) + 氨水 (NH4OH) 之清洗步驟去除刻號時所產生的微粒 (particle) 、金屬離子和附著在晶片表面的有機物質 (organicmatter)。

接著開始成長犧犧牲牲氧氧化化層層((ssaaccrriiffiiccee ooxxiiddee))的的動動作作，，晶片經過標準的 STD clean 程序清洗後，以高溫熱成長的方式成長 Dry Oxide (SiO₂) 350 Å 作犧犧牲牲氧氧化化層層 ((ssaaccrriiffiiccee oxoxiiddee))之用，之後利用氫氟酸蝕刻表面的犧犧牲牲氧氧化化層層，，該該氧氧化化層層之之生生成成

和移除有助於產生一個零缺陷的矽基板表面以生成高品質的閘極氧化層。。

(44)

3. 3 .2 2. .2 2 熱成熱成長長閘閘極極介介電電層層 < < S Si iO O

2 ₂

> >

成長之前除了先經 RCA 清洗之外，須再加上一個步驟，也就是增加經稀釋的氫氟酸(DHF)來蝕刻在晶片表面所生成的原生氧化層(Native Oxide)，配製比例 HF：H₂O＝1：50。隨即送入垂直爐管內進行熱成長厚度厚度為為8 8 nmnm SiO₂的閘閘極極介介電電層層。

3. 3 .2 2. .3 3 A AL LD D 沉沉積金積金屬屬閘閘極極 <T < Ti iN N> >

元件的閘介電層 (SiO₂) 沉積完後，以原子層沉積(Atomic Layer Deposition；

ALD)進行金屬電極” TiN “的沈積。此金屬電極 TiN 分別為 504 cycles，厚度為 15 nm，和 202 cycles，厚度為 10 nm。

ALCVD 是以氣相的方法成長高品質薄膜的技術；其之所以能夠達到幾乎 100 ％階梯覆蓋及精確的鍍膜厚度控制乃在於其表面反應自我限制（ self- limiting）之成長機制，原理是以交替的方式分別通入反應氣體，藉由基材表面之飽和吸附量，達到自限制之目的。圖 3.1 為 ALD 製程順序，主要有四個步驟：

步驟一：通入金屬原料氣體，例如 TiCl₄，讓氣體以化學吸附的形式吸附在基材表面，等到基材表面吸附飽和之後，關掉氣體。

步驟二：通入不反應的沖洗（purge）氣體，例如 Ar，將多餘的金屬原料氣體帶出反應腔體後，關掉沖洗氣體。

步驟三：通入成長鍍膜所需之第二種反應氣體，例如 NH₃，讓氣體與吸附在基材上的金屬原料進行反應，生成金屬或金屬化合物薄膜於基材上。

步驟四：通入沖洗（purge）氣體，把多餘的反應氣體與反應生成的副產物帶出腔體。

(45)

步驟一至四已完成了第一層金屬或金屬化合物原子層的堆積，往後只要重複步驟一到步驟四的循環就可以將薄膜沉積完成。因為薄膜是一個反應循環堆積一原子層，一層一層堆積起來的，所以只要控制反應循環的次數就可以很精準的控制鍍膜厚度，特別是在成長奈米級薄膜時，傳統的 PVD 和 CVD 要做到薄膜厚度的精準控制十分困難，而使用 ALD 卻變得相當容易。

3.2.4 AlSiCu 沉積或非晶矽的沉積與離子佈植

結束 TiN 金屬閘極沉積後後，控片送入多層金屬濺鍍系統(FSE Cluster PVD) 沉積 AlSiCu 做為電極，厚度 300 nm；其他詴片送入水平爐管沉積非晶矽(a-Si) 厚度 100 nm，接著送至中電流離子佈植機，佈植摻雜離子為 P⁺₃₁。接下來就進入微影製程，首先由自動化光阻塗佈及顯影系統(Track) 塗上光阻後，再將步進機 (Stepper) 曝光，之後用 Track 顯影，將金屬墊(Metal Pad) 的圖案定義在晶片上，

並利用金屬乾式蝕刻機( TCP9600 metal etcher)來蝕刻金屬以及光阻的去除。

3.2.5 快速熱退火(RTA)和微波退火(MWA)處理

閘極電極(Metal Pad)定義後，經去除光阻之後，晶片送入利用 RTA 通入 N2 ，如表 3.1 施以不同溫度與時間做快速熱退火(Rapid Thermal Annealing，RTA)處理;

另一方面利用微波退火(Microwave Annealing，MWA)處理，如表 3.2 調整不同功率與時間條件，以達到掺雜離子的活化。針對離子佈植作退火（Anneal），與將全部的摻雜物（Dopant）活化（Activation），再進行 ICP clean 去除背面原生氧化層(native oxide)。並且討論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，

探討其電子性質與物理特性。以上是製備 TiN Metal Gate 電容器的過程，製作流程如圖 3.2 所示。

(46)

3. 3 .3 3 不不同同種種類類離離子子佈佈植對植對金金屬屬閘閘極極 <T < Ti iN N> > 金金氧氧半電半電容容電性電性影影響響

在元件製程方面，已於 3.3 已有詳細的簡介過了，此處將不再覆述，結構圖如圖 3.4 與圖 3.5 至於要強調的為製程條件:

((aa)) 利用利用垂直爐管沉 SiO₂介電層分別為 5 nm、7.5 nm 與 8 nm，搭配 15 nm 的 TiN 閘電極，萃取 TiN 的功函數(Work Function)。

(b) 介電層為垂直爐管沉積的 SiO₂厚度約為 8 nm，搭配 ALD 成長 15 nm 的 TiN 為閘電極。

(c) 沉積完 100 nm 的非晶矽後，離子佈植參數如表 3.4。離子佈植後，分別做 RTA 與 MWA 退火處理。

3. 3 .4 4 金屬金屬閘閘極極 < < Ti T iN N > > 介介電電層層 < < Al A l

₂₂

O O

₃₃

>搭 > 搭配配< <H H

₂

O O

₂

>緩 > 緩衝衝層金層金氧氧半半電電容容之之元元件件製製作作流程流程

3. 3 .4 4. .1 1 晶晶片片刻刻號號和和犧犧牲牲氧氧化化層層 (s ( s ac a cr ri if fi ic ce e o ox xi id de e) )

製作流程如圖 3.2 所示。本實驗使用 P 型六吋晶片，晶格方向(100)，阻值為 15~20 Ω-cm 的晶圓。先將所有晶片以雷射刻號機 (Laser Marker) 刻號，方便辨識晶片，經過去離子水 (DI water) + 氨水 (NH₄OH) 之清洗步驟去除刻號時所產生的微粒 (particle) 、金屬離子和附著在晶片表面的有機物質 (organicmatter)。

接著開始成長犧犧牲牲氧氧化化層層((ssaaccrriiffiiccee ooxxiiddee))的的動動作作，，晶片經過標準的 STD clean 程序清洗後，以高溫熱成長的方式成長 Dry Oxide (SiO₂) 350 Å 作犧犧牲牲氧氧化化層層之用，之後利用氫氟酸蝕刻表面的犧犧牲牲氧氧化化層層，，該該步步驟驟有有助助於於產產生生一一個個零零缺缺陷陷的的矽矽基基板板表表面面以以生生成成高高品品質質的的閘閘極極氧氧化化層層。。

(47)

3. 3 .4 4. .2 2 化學化學方方式式形形成成化學氧化層 < < Ch C he em mi ic ca al l O O xi x id d e e > >

成長之前除了先經 RCA 清洗之外，須再加上一個步驟，也就是增加經稀釋的氫氟酸(DHF)來蝕刻在晶片表面所生成的原生氧化層(Native Oxide)，配置比例 HF：H2O＝1：50。隨即放入升溫至 100 ℃的雙氧水(H2O2) 5 min，進行化學氧化層(CChheemmiiccaall OOxxiiddee))的成長，厚度約10 Å 。

3. 3 .4 4. .3 3 AL A LD D 沉積沉積閘閘極極介介電層電層 < < A Al l

2₂

O O

₃3

> >

以雙氧水(H₂O₂)成長完化學氧化層(Chemical Oxide) 後，為了避免過度的曝露在空氣中可能導致在矽表面形成厚的 interfacial layer，故隨即以原子層沉積 (Atomic Layer Deposition；ALD)進行元件高介電係數的閘介電層” Al2O3 “沈積。

此介電層 Al₂O₃為 120 cycles，厚度為 10 nm。

3. 3 .4 4. .4 4 AL A LD D 沉積沉積金金屬屬閘閘極極 <T < Ti iN N > >

元件的閘介電層 ” Al₂O₃ “沉積完後，在原機台以原子層沉積(Atomic Layer Deposition；ALD)進行金屬電極” TiN “的沈積。此金屬電極 TiN 為 504 cycles，

厚度為 15 nm。

(48)

3.4.5 非晶矽的沉積與離子佈植

結束 TiN 金屬閘極沉積後後送入水平爐管沉積非晶矽(a-Si)100 nm，接著送中電流離子佈植機，佈植受體離子摻雜離子為 P⁺31，能量為 10 KeV，劑量為 1×10¹⁵ atom/cm²。接下來就進入微影製程，首先由自動化光阻塗佈及顯影系統(Track) 塗上光阻後，再將步進機(Stepper) 曝光，之後用 Track 顯影，將金屬墊(Metal Pad) 的圖案定義在晶片上，並利用金屬乾式蝕刻機( TCP9600 metal etcher)來蝕刻金屬以及光阻的去除。

3.4.6 快速熱退火(RTA)和微波退火(MWA)處理

閘極電極(Metal Pad)定義後，經去除光阻之後，晶片送入利用 RTA 通入 N₂，施以 700 ℃ 30 sec、900 ℃ 15 sec、950 ℃ 5 sec、1000 ℃ 10 sec 做快速熱退火(Rapid Thermal Annealing，RTA)處理;另一方面利用微波退火處理。針對離子佈植作退火（Anneal），以及掺雜作驅入(Drive-in)，與將全部的摻雜物（Dopant）活化

（Activation），再進行 ICP 去除背面俱生氧化層(native oxide)。並且討論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，功函數(Work function)、平帶電壓 (V_fb)的移動。以上是製備金屬閘極電容器的過程，不同厚度 TiN 閘極搭配緩衝層的電容結構如圖 3.6 所示。

(49)

3.5 金氧半電容的量測

本實驗對電容的量測主要針對元件的等效氧化層厚度(EOT)、介面捕獲電荷密度(Interface Trap Density，Dit)、閘極漏電流(Gate Leakage Current ) 、平帶電壓飄移(V_{f b} shift)、功函數(Workfunction)與電容遲滯(HHyysstteerreessiiss))現象，分別在以下小節說明。

3. 3 .5 5. .1 1 電容電容 -電 - 電壓壓 (C ( C- -V V) ) 特性特性量測量測

高頻 (100kHz) 電容-電壓的量測以「HP 4284 C-V 量測系統」為量測工具，

由量測結果和模擬結果相比對，可以推算出等效氧化層厚度(Equivalent Oxide Thickness， EOT)，以及平帶電壓(Flat Band Voltage， Vfb)。其中使用到的模擬程式為 “ Berkeley QM C-V Simulator” [9]，在考慮 quantum effect 和 gate depletion effect 下模擬出低頻 CV 曲線，將模擬值和量測值做 fitting 的動作即可得到 CV 曲線中 EOT 和 V_fb等參數。

我們利用高頻 C-V 量測可以萃取出薄膜的特性，如介電常數、EOT、fixed charges、electron traps 和 mobile charges，它也可以偵測界面特性，如 interface state density。從 C-V 曲線中獲得的 Vfb可以用來計算金屬閘極的功函數，反轉層電容被用來估計矽基板的摻雜濃度，C-V 曲線的 frequency dispersion 可用來說明薄膜的漏電特性，所以高頻 C-V 對於描述介電層薄膜特性上是個非常重要的技術。

3. 3 .5 5. .2 2 電流電流 -電 - 電壓壓 (I ( I- -V V ) ) 特性特性量量測測

本實驗電流-電壓量測是由「4156 系統」量測，藉由量測可得到閘極漏電流 (Gate Leakage)。本論文裡所有漏電流量測的閘極電壓皆加負的，是因為 p-type 的矽基板閘極電壓為負值時，矽基板表面工作在累積區，所以大部分的跨壓皆會落在介電層上，若閘極電壓為正值時，矽基板表面工作在空乏區，則部分跨壓會落在空乏區部份落在介電層上，對於介電層漏電流研究上顯得相當複雜，所以本

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論文裡的漏電流量測皆偏壓在累積區。

當元件越做越小時為了避免短通道效應(Short Channel Effect)造成元件的影響，我們必須將閘極氧化層(Gate Oxide)厚度越做越薄，當氧化層厚度小於 4 nm 且在閘極施加偏壓時(正負皆是)，矽(或閘電極)的電子會直接穿隧到閘電極(或矽) 的導帶形成閘極漏電流(或稱穿隧電流)，當厚度薄到 1 ~ 1.5 nm 以下時更會出現量子穿隧(Quantum Tunneling)，使得漏電流更為嚴重。

穿隧電流主要分為直接穿隧 (Direct Tunneling) 和 F-N 穿隧 (Fowler-Nordheim Tunneling)。當氧化層電位 Vox > χ / q 時，這時漏電流機制為 FNT；當 V_ox < χ / q 時，這時漏電流的機制為直接穿隧(Direct Tunneling)，其中 χ 為矽的電子親和力，能帶示意圖如圖 2.1 所示。

從穿隧能障的形狀也可區分這兩種穿隧機制，F-N 穿隧(Fowler-Nordheim Tunneling) 為三角形，直接穿隧 (Direct Tunneling) 為梯形。 F-N 穿隧 (Fowler-Nordheim Tunneling)條件下的電流密度可由下式表示 [2]：

(式 3.1)

其中 Eox為介電層之電場強度，A 和 B 為跟能障高度(barrier height, ФB)有關的常數如下式，m^*為有效質量。

(式 3.2)

(式 3.3)

其中 q 為電子電量，h 為浦朗克常數。另外，直接穿隧(DT)電流常用下列簡化式 子表示[3]：

原子層沉積氮化鈦閘極金氧半元件微波退火特 性研究

中 華 大 學 碩 士 論 文