第一章 緒論
1.1 研究背景與動機
運用半導體材料獨特的性質，人類已經發展出各種巧妙的元件，進而改變我 們的世界。從 1998 年以來，電子產業是世界上規模最大的工業，而半導體元件正 是此工業的基礎。談到半導體的開端就是在 1947 年雙極性接面型電晶體(Bipolar Junction Transistor, BJT)的誕生，它的出現對半導體產業帶來巨大的衝擊，而 William Shockley、John Bardeen、Walter Brattain 這三位科學家也因發現電晶體效 應獲頒諾貝爾物理學獎，這也宣告了早期體積龐大的真空管時代結束，進入電晶 體的世代，進而開始有了積體電路(Integrated Circuit, IC)的概念。1960 年，金氧半 場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)發明，
MOSFET 成為積體電路中不可或缺的元件，也是影響過去數十年最重要的電晶體 結構。
元件不斷的微縮，從次微米至深次微米(Deep Submicron)，到現今尺寸小於 0.1μm 的奈米元件，許多製程上的困難接踵而至，摩爾定律也受到物理極限的挑 戰。1965 年由 Gordon Moore 提出了摩爾定律(Moore’s law)，預測單一矽晶片的電 晶體數量密度，每隔十八個月將會增加一倍，使得晶圓上可以容納更多的電晶體，
數量的提升代表了晶片的製造成本降低，更可以有效的提升操作速度及降低消耗 功率，因此半導體工業研究都以摩爾定律為重要藍圖。為了更高的元件密度，還 是需要繼續縮減等效通道長度，而源極與汲極之間的電場將會改變而影響電荷分 佈，這些短通道元件表現出許多長通道元件無法預測的現象，這些現象被稱為「短 通道效應(Short Channel Effect)」[1]，許多負面效應因此產生，例如：汲極引起位 能障下降(Drain-Induced Barrier Lowering, DIBL)、崩潰(Breakdown)、貫穿現象 (Punch-Through)、閘極漏電流(leakage)等，這些影響元件特性的現象，限制了微縮 工程的發展。
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儘管各種抑制上述負面效應的製程方法不斷的被提出，如源/汲工程與基板工 程，期望以改變摻雜濃度的方式來克服短通道效應；Intel 也在 45nm 的製程中引 入高介電系數的介電層，以增加的物理氧化層厚度來抑制閘極漏電流等等，但即 便抑制了負面影響，但這些製程方法在元件持續微縮的同時又引入了介面密度較 高、降低載子遷移率(Mobility)等缺點，再次遇上了元件縮小化的瓶頸，許多研究 團隊便開始發展不同的元件結構，並且由最具發展潛力的立體結構之鰭式場效電 晶體 FinFET 脫穎而出，Intel 也在 2012 年於自家 22nm 的 Ivy Bridge 處理器架構 率先量產 FinFET，後來各大半導體廠陸續跟進，並持續進行製程節點的推進，台 灣積體電路公司(TSMC)目前已量產 10 奈米製程，並已著手進行 5 奈米新廠的興 建，此立體架構的 FinFET 成功取代了發展多年的平面 MOSFET。
FinFET 之所以可以取代發展已久的平面 MOSFET，主要是因為兩者相較之 下，立體結構的 FinFET 具備以下優點:
(1) 抑制短通道效應(Short Channel Effect, SCE) (2) 減緩熱載子效應(Hot Carrier Effect, HCE) (3) 降低元件漏電流(Leakage Current)
(4) 改善次臨界擺幅(Subthreshold Swing, S.S.) (5) 較高的轉移電導(Transconductance, GM) (6) 較低的功率消耗(Power Consumption)
製程技術不斷的推陳出新，且當元件結構由平面改為立體，也可能出現以往 MOSFET 不曾出現過的電性行為。
在多晶矽和閘極氧化物的介面處形成耗盡區，隨著元件繼續縮小，該多晶矽 耗盡變大，並且相當於氧化物厚度的較大部分將限制閘極氧化物電容。多元消耗 的負面影響是由於反型層電荷密度的降低和元件性能的降低。因此，除了閘極氧 化物厚度外，還需要將多晶矽的耗盡層厚度最小化。此外，由於諸如臨界電壓鎖 定和光子散射的影響，多晶矽閘極也可能與 High-K 電介質不兼容，這使得難以
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獲得低臨界電壓並降低通道的遷移率[2]。消除多餘效應的一個解決方案是使用 金屬閘極而不是多晶矽閘極。金屬閘極不僅消除了多元消耗效應，還能使用 High-K 電介質。Intel 首先將 High-K 電介質和金屬閘極技術引入了 45nm 節點 [3]。不同的金屬用於 NMOS 和 PMOS，因為 NMOS 和 PMOS 需要不同的功 能。電晶體製程從 High-K 電介質和虛擬多晶矽的沉積開始。在高溫退火製程之 後，沉積和拋光內層電介質以暴露多晶矽。然後，去除虛設的多晶矽。最後，
PMOS 和 NMOS 工作功能金屬沉積在閘極溝槽中。
1.2 堆疊式金屬閘極鰭式電晶體的發展
近 30 年來，隨著 CMOS 不斷地進行製程的改善及元件的微縮，電晶體可以 越做越小，晶圓上的電晶體數目也持續增加，切換速度也隨著電晶體的縮小而加 快，IC 性能不斷往上提升。然而由於尺寸不斷微縮，在由次微米世代進入奈米世 代後，電晶體也面臨了物理極限，而這也提高了製程難度，伴隨而來的是嚴重的 短通道效應，以及氧化層厚度過薄造成的漏電流等惱人的問題，因此尋求其他能 夠提升元件性能的方法也是極其重要的一環。妥善運用元件內的應力即是一種可 以提升元件性能的方法，相關的研究證明應力會對元件的電性行為造成很大的影 響，因此 Intel 早在 90nm 製程時就引入應變矽來增強元件的特性。SA 規格參數 與應力有著密切的關聯，SA 規格參數的定義為閘極至淺溝槽隔離 STI 邊緣的距 離，在 MOSFET 相關的研究指出，製程中的某些步驟如熱退火時會使淺溝槽中的 填充物體積發生變化，並向周圍擠壓，元件通道區域將因此受到一個擠壓的應力 [4]，而實驗證明當平行通道的方向有擠壓應力存在時將使 N 型電流降低、P 型電 流提高，故當 SA 規格越小時，代表著淺溝槽與通道間的距離較短，擠壓應力會 越大， N 型元件電流越小，P 型元件電流越大。
Intel 在 22nm 製程節點時，於自家第三代 core 處理器架構率先導入立體結構 的三閘極電晶體(Tri-Gate Transistor)，突破了傳統平面電晶體的框架，其中又以閘
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極包覆著高架通道與「魚鰭」形狀相似的鰭式場效電晶體為此種結構的代表，相 較於傳統平面 MOSFET 閘極只能由單一方向控制通道，此種立體結構之電晶體則 可由三個方向控制通道，因此可以有較佳的閘極控制能力。Intel 表示：「多出來 的控制閘極允許我們在“開啟”狀態時盡可能增加電流量，和在“關閉”狀態時讓電 流量趨近於零並且可以讓電晶體狀態之間的轉換速度變得更快。」換言之，即 FinFET 能使元件有更強的性能並更加省電，許多在傳統平面 MOSFET 上有的缺 點，在立體的鰭式場效電晶體上也已獲得改善，並且已成為各大半導體廠的主力 產品。
由於發生了 High-K 閘極氧化物的轉變，因此已使用金屬閘極來避免多晶矽
耗盡效應。High-K 金屬閘極（HKMG）製程通常具有兩種類型的閘極金屬堆疊，
一種用於 P 型 FinFET，一種用於 nFET。雙功函數金屬（WFM）是優化 N 型 FinFET 和 P 型 FinFET 的 Vth 一部分[5]。現在，我們看到有兩個以上的 WFM 用於“調諧”
Vt。隨著代工廠 7nm 製程（Intel 10nm 製程）的出現，我們看到了多個 WFM 用 於無通道摻雜的 Vth。這種方法提高了通道的移動性，從而提高了性能，並避免 了隨機摻雜變異（RDF）[6]。
在製造 High-K
金屬閘極（HKMG）的初期有兩種方法，先是後閘極製程（Gate-first)，然後是替代金屬閘極製程（RMG）[7]。在後閘極製程中，首先在閘極中形 成 High-K 金屬閘極，然後進行晶體管注入，退火和升高的源極/汲極。該製程的 問題在於，High-K 金屬閘極結構必須經受許多高溫處理，並且要實現最佳 Vth 非 常困難。所以替代金屬閘極製程現在已成為 High-K 金屬閘極的標準製程。
在替代金屬閘極製程（RMG）的早期，沉積介面氧化物、High-K 閘極氧化物 和覆蓋層，然後覆蓋犧牲多晶矽層。進行晶體管注入，退火和升高的源極/汲極，
然後蝕刻犧牲多晶矽層，並沉積閘極 WFM。這樣可以避免 WFM 經歷很多高溫。
在該製程的當前版本中，生長介面氧化物，沉積犧牲多晶矽，然後形成晶體管。
蝕刻掉犧牲多晶矽層，清潔表面，然後沉積介面氧化物、High-K 氧化物，覆蓋氮
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化鈦（TiN）層[8]和第二犧牲多晶矽層。進行 High-K 氧化物的退火，並且蝕刻掉 第二個犧牲多晶矽層，最後形成堆疊式的金屬閘極[9]。
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