1.1 研究動機與背景
在現今人們對於生活要求的走向趨於對科技產品的依賴，致使半導體產業蓬 勃發展，隨之而來的是大量的科技產品如雨後春筍般依序被發明出來，如液晶電 視的產生、數位相機、觸控螢幕與筆記型電腦等等，尤其是時下最流行的智慧型 行動通訊產品的需求更是刺激當今人們對科技產品的依賴。所以，對於目前的積 體電路來說，越來越朝向單晶片系統(System-on-Chip, SoC)的發展與結合，由於 單晶片電路為一完整功能性的電路，所以使得類比和數位電路的結合越來越為重 要，而類比與數位的結合主要是以類比數位轉換器(Analog-to-Digital Converter, ADC)和數位類比轉換器(Digital-to-Analog Converter, DAC)當作橋樑，當然這方面 的電路也就顯得越不可或缺。
由於可攜式行動通訊為目前生活的必需品，為了增加電池的長效性要求以及 產品尺寸的需求，所以低功率高效能電路的設計越來越重要。雖然降低供應電壓 可減少功率的消耗，並成為主觀且有效的方向。降低供應電壓能使數位電路的功 率消耗有明顯的下降，但由於電晶體的臨界電壓並沒有隨著製程的進步和低電壓 的設計而成等比例的下降，這種特性使得類比和數位之間的結合變得更加困難。
因此對於設計者來說，完成低功率消耗和高效能特性的類比數位轉換器則變得越 來越具有挑戰性。
以低功率高效能為目標，在眾多類比數位轉換器中，最屬三角積分調變器 (Delta-Sigma Modulator, DSM)對類比電路元件的非理想特性較不敏感[1]，例如電 路元件的不匹配或非理想的運算放大器等等。在當今消費者對電子產品的要求，
使得三角積分調變器非常適合用於高解析度的需求，由於三角積分調變器具有超 取樣(Oversampling)和雜訊移頻(Noise Shaping)特性，可有效的降低頻帶內的雜 訊，提昇系統的解析度且有效降低前端抗交疊濾波器(Anti-Aliasing Filter, AAF)的
規格需求。
本論文的研究是針對音頻範圍加以探討，並使用TSMC 0.18 m 1P6M 標準 CMOS 製程技術實現。所提出的晶片解析度(Resolution)高達 16.52dB 且訊號雜訊 失真比(Signal-to-Noise Plus Distortion Ratio, SNDR)為 101.2dB，整體電路的消耗 功率為1.68 mW 的三角積分調變器設計與實現。
1.2 積體電路設計流程
圖1-1 為類比積體電路的設計(Analog Integrated Circuit Design)流程，首先必 需了解研究目標以及應用方向，再來是閱讀相關論文資料和找出合適的架構，之 後訂制規格需求，並經由MATLAB 軟體模擬，使用 CADENCE 對電路做設計並 配合HSPICE 模擬，再來利用 VIRTUOSO 把設計完成的電路做佈局並經由驗証 和模擬完成。佈局完成的電路經由製程和封裝，再使用PROTEL 進行印刷電路板 的製作，最後為晶片的量測。上述的說明為傳統積體電路設計的步驟。
圖1-1 類比積體電路設計流程圖
1.3 類比數位轉換器之應用與比較
當今世面上有多種類比至數位的轉換器，表1-1 列出常用的轉換器種類，有 三角積分調變器、逐次逼近類比數位轉換器(Successive Approximation ADC)[2]、
管線式類比數位轉換器(Pipeline ADC)與快閃式類比數位轉換器(Flash ADC)。
操作頻率方面以快閃式類比數位轉換器可操作最快的頻率，功率消耗方面為 逐次逼近類比數位轉換器能產生最低的功率消耗，解析度方面則是使用三角積分 調變器能產生最大的解析度。而本論文則是對三角積分調變器加以研究與探討。
表1-1 類比數位轉換器架構用途比較表
DSM ADC SAR ADC Pipeline ADC Flash ADC Sampling Frequency ~ 10MHz 1kHz ~ Power Consumption Higher Lowest Lower Highest
Resolution ~ 18 Bits 8 ~ 12 Bits 10 ~ 14 Bits ~ 6 Bits
積分調變器電路的複雜性，傳統上需使用6 位元的量化器才能完成 37 個 量化位階的輸出。在本論文中，僅使用3 位元的量化器即可實現 37 個量 化位階的輸出。
第五章 介紹本論文所提出的創新架構，具雜訊移頻動態元件匹配電路之三角積 分調變器。傳統上會使用動態元件匹配電路來防止數位轉類比路徑因為 多位元量化器的原因導致回授線性度下降造成雜訊在低頻的增加。在本 論文中提出了具有雜訊移頻的動態元件匹配電路，讓數位至類比的回授 路徑產生的雜訊能被推往至高頻並降低雜訊在頻帶內的能量。
第六章 對整篇論文進行總結並與其它作者所提出的架構進行比較與未來的展 望。