第一章、緒論
1-1 緣由
西元 1958 年，美國德州儀器 J.S. Kilby 發明了半導體的積體電路 (Integral Circuit, IC)，並由 Kilby 提出 IC 專利申請，此時 IC 歷史正式展開，而半導體技 術也開始快速發展進步[1]。至 1964 年引進全新表面封裝技術( Surface Mounting Technology, SMT ) 的 概 念 ， 由 美 國 Fairchild 公 司 提 出 雙 列 直 插 式 封 裝 ( Dual-in-Line Package,DIP)的簡單封裝型態與德州儀器所提出的扁平封裝( Flat Package, FP )，造就高密度封裝的起點[2]。
在西元 1965 年，英特爾公司共同創辦人摩爾( Gordon Moore )預測矽晶片電 晶體數每隔18 個月會以倍數增加，而價格則是以倍數減少，人稱為摩爾定律(圖 1-1)，隨著技術的成熟，摩爾在1975 年修正他的預測，預估晶片內部電晶體的數 量每兩年會增加一倍，其效力一直延續至今。
圖1-1 摩爾定律(至 2010 年) 資料來源 Intel
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摩爾定律促進半導體的發展，由於 I/O 數目的增加，封裝技術亦由 1970 年代 的針插式(Pin–Through–Hole, PTH)方式為主的雙邊引腳(Dual In Line Package, DIP)到表面黏著技術(Surface Mount Technology, SMT)；為降低成本，由小型化封 裝(Small Outline Package, SOP)演進到晶圓級封裝(Wafer Level Package, WLP)，由 單晶片模組演變到三度空間的堆疊模組(Stack-Chip Scale Package, S-CSP)及多晶 片模組(Multi Chip Package, MCP)及系統級封裝(System on Package, SoP) [3]，以更 進一步縮小化以及追求更高的性能(圖 1-2)，雖然近幾年整體密度成長速度有趨緩 的現象，但是大致的密度成長趨勢並未因此停下腳步，目前晶片製造技術已經進 入了所謂的奈米(Nanometer – 10-9米)等級的時代。
圖1-2 封裝技術之演進及變革
1-2 系統級封裝(System on Package, SoP)
隨著科技的進步，人們對於 IC 產品要求越來越高，為了提升效能，必須減 少訊號傳遞的延遲，也就是選擇對訊號傳播速度較快的材料外，還必須要盡量縮 短訊號傳播路徑，換句話說，便是元件(被動及/或主動)越靠近越好。
目前高效能的整合系統面臨到最大問題：晶片間資料交換速度不盡理想，最 終解決方式便是單晶片系統(System on Chip, SoC)；SoC 是將多顆 IC 功能整合設 計在單一晶片上，除去掉晶片對晶片間訊號傳輸的時間以及損耗，而且還可將封
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裝面積縮到最小。但是SoC 面臨到許多的挑戰，諸如：智慧財產(Intellectual Property, IP)、設計測試成本過高、面積縮小散熱難以解決……等問題；而此時，
系統級封裝(System on Package, SoP)便是其中一種的解決之道。
嚴格說起來，系統級封裝(System on Package, SoP)算是一種過度時期的解決 方式，他是將一個完整系統或是子系統的全部或大部分電子功能整合配置在一個 整合型基板上，整體而言，SoP 和 SoC 比較優勢之處約有下列幾點：
一、 比SoC 價格便宜，且開發時間較短，較符合未來市場要求；同時 SoP 的修改(Revise)和調整(Fine Tune)亦較為快速。
二、 擁有較好的電性通訊性能。
1-3 疊合式封裝(Package On Package, POP)
POP 即綜合應用三維封裝、SoP 和 CSP 所創造出來的立體式堆疊封裝，亦稱 之為疊合式封裝，為新式量產的一種封裝型態，其優點除了能將晶片與晶片堆疊 起來，減少訊號傳遞的損失，並利用封裝體與封裝體之間的堆疊來更有效利用空 間，因此是屬於新式發展中的一種封裝製程，由於系統晶片( System-on-Chip )，
其整合上之困難以及研發成本高昂，所以SoP 之多模組應用就醞釀而生。有別於 SoC 封裝，POP 製程是個別將單一封裝體經過封裝、測試之後，再以表面黏著技 術疊合起來，可以將製程上所需要風險降低。而美國電子裝置工程設計聯合會 ( JEDEC )對於 POP 也有標準的尺寸、Ball 數等等的數字規範限定，如圖 1-3，因 此設計上皆會遵照此規範來設計。
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圖1- 3 JEDEC 規範 之 POP 尺寸與電流設計準則[7]
本研究所參考使用之 POP 封裝，乃採用台灣日月光公司所研發之型式，以兩 個小球互相疊合相聯融熔結合成較大的錫球，來促使兩個封裝體之間的聯接，如 圖1-4，開發此至成擁有三個優點：
1. 封裝體與封裝體之間的間隙會較小，能有效利用空間。
2. 使用表面黏著技術的可以較為簡易。
3. 堆疊黏著的品質會比較好。
4. 對封裝的尺寸再縮減會為較容易。
圖1- 4 POP 之間的聯結示意圖 ( 資料來源：ASE )
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1-4 綠色封裝(Green Package)
為了避免環境汙染及對使用者造成身體上的傷害，加上國際間環保意識的抬 頭，綠色封裝便應運而生。以往電子產品所使用的銲錫材料(圖 1-5)，大多含有鉛，
鉛是屬於重金屬元素，它會導致血液循環系統和腦的疾病。長期接觸鉛和它的鹽
（尤其是可溶的和強氧化性的PbO2）會導致腎病和類似絞痛的腹痛。
圖1-5 含有鉛之錫球
根據歐、日的立法，歐盟「限制有害物質使用」（Restriction on the Use of Hazardous Substances, RoHS[8]）條例將自二○○六年七月全面實施，屆時含鉛、鎘、
汞、六價鉻（Cr6+）等均不准再應用在任何電子產品之中，二○○八年全面禁止使 用含鉛焊料產品進口。在日本部份，○五年就已限制任何含鉛產品在日本生產，
該年起三分之二的使用量中不能含有鉛等有害元素，二○一○年之後全面消除含鉛 焊料。
在對含鉛銲錫與無鉛銲錫的比較，針對錫球而言，無鉛材料接點較為硬脆，
容易在動態負載下受瞬間衝擊進而造成斷裂，進而造成電子元件的失效。SoP 產 品之錫球銲點是在整體結構中較為脆弱的部分，容易在運送或搬運中受到外界影 響，因此產品在設計上，必須將此列入考量。
1-5 研究目的
本研究針對應用 POP 封裝形式的產品做討論，因為製程以及電流的影響，造 成錫球銲點使用的破壞。因應RoHs[8]法規，其規定 2006 年 7 月 1 日起，限制使
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用鉛 (Pb)、鎘 (Cd)、汞 (Hg)、六價鉻 (Cr6+)、多溴聯苯 (PBB)及多溴聯苯醚 (PBDE)六項物質的禁用，尤其是禁用”鉛”對於電子產業產生最大影響，因此選擇 一種能可靠取代鉛錫鍍層的合適材料以及一種能滿足無鉛製程要求的更高回流 溫度封裝材料，是ㄧ項嚴峻且勢在必行的作法。也因為整體材料的轉換，電子產 品的可靠度也受到大大影響，除了以實驗來探討可靠度影響的層面，若是能以電 腦輔助來事先對其探討，勢必能縮減成本與時間，因此對於可靠度設計模擬上，
是必須的。
目前業界選用的無鉛銲錫材料，不外乎為錫銀銅、錫铋、錫鋅等合金，但是 與傳統使用的錫鉛合金互相比較，由熔點就能觀察出，無鉛銲錫的熔點比有鉛的 熔點較高，因此在製程上考量就必須謹慎，產品經過製程之後，內部所受到的熱 負載比傳統有鉛製程還要大，整個產品可靠度也會嚴重受到影響；再者，電子產 品終究是必須通入電性來使用，因此除了環境對於產品本身的的影響之外，電性 對於產品之影響若能連帶探討進去，其使用壽命之研究更是能與實際使用上來更 為貼切。
本研究是將實體POP 封裝形式的產品輸入有限元素法軟體 ANSYS 進行電性 分析，再將所得到之資料進行電熱結構耦合模擬，分析結構體產生最大應變值之 處，藉以預測銲點可能產生失效之處。
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