耐用度定義（Endurance）

在記憶體中另一個可靠度的指標便是關於耐用度的測試。在記憶體中，每次進行寫入 與抹除皆可能會對氧化層結構造成破壞而產生缺陷，電荷會因為此缺陷而流失，因此對於 一記憶體元件經得起幾次的寫入與抹除程序，亦是需要探討的重點。而關於耐用度主要指

的是，對於一元件能經得起幾次的寫入與抹除機制，一般便是定義為10⁶次為其公定的次

數。

22

第三章

單層結構與非對稱結構記憶體製作流程

這一章會詳細介紹本論文的實驗製程，包含銥奈米晶體形成研究、以及電容結構的製

作，下一章對量測作討論，由於在不同基材上鍍上 Ir 金屬，基材的吸熱能力不同，在經

過快速熱退火處理下，單位面所吸收的熱能會產生不同的奈米晶體大小與密度，以下會分 別來做討論。

3.1 單層結構

首先介紹單層(SiO2)結構記憶體，本實驗電容結構為 Al / P-sub / SiO2 / Ir NCs / SiO2

/Al，從 P-sub 開始慢慢疊上材料，最後才是鍍鋁，3.1.1 為製作過程所生成的銥奈米晶體 大小及密度介紹，電容製作過程在3.1.2 會做說明。

3.1.1 奈米晶體的形成

單層結構記憶體奈米晶體形成的實驗步驟如下：

(1) 用 P-type (100)晶片先做 RCA clean 的處理如圗 3-1。

P-type Si P-type Si

圖3-6、P-type 晶片經過 RCA clean。

23

(2) 經過 RCA clean 之後，送進高溫水平爐管 900 ℃乾式氧化層 5 nm 如圖 3-2。

(3) 長完 SiO2後利用n&k 膜厚測厚儀做確認後破片。

(4) 之後再利用本實驗室的 Ion beam sputter 做金屬 Ir 膜的疊加(見下頁圖 3-3)。

(5) 利用 RTA 熱製程形成奈米晶體 (見下頁圖 3-4)。

(6) 利用材料分析儀器如 SEM、AFM 和 XPS 等做材料的分析。

P-type Si P-type Si

圗3-4、RTA 之後形成 Ir 奈米晶體。

P-type Si P-type Si

圗3-3、利用 Sputter 鍍 Ir 膜。

P-type Si P-type Si

圗3-2、水平爐管長 Dry oxide 5 nm。

24

3.1.2 電容的製作(The process flow of capacitor)

(1) 用 P-type (100) 的晶片做 RCA clean 的處理如圗 3-1。

(2) 經過 RCA clean 之後，送進高溫水平爐管 900 ℃乾式氧化層 5 nm 如圖 3-2。

(3) 用 n&k 膜厚測厚儀做 SiO2的確認後破片。

(4) 利用 Ion beam sputter 做金屬 Ir 膜的疊加如圖 3-3。

(5) 參考前面的研究利用其調整出的參數做 RTA 的熱處理如圖 3-4。

(6) 利用化學氣相沉積系統(PECVD)疊上 SiO2，使奈米晶體覆蓋上阻擋層 20 nm(blocking layer)如下頁圖 3-5。

(7) 疊完 SiO2材料用爐管作退火(annealing) 30 min 並且同時通入氮氣跟氧氣，目的 是為了修補PECVD 製程中出現的缺陷(defect)，以免造成量測上的漏電或是誤

差，參考之前的實驗，同時通入氮氣跟氧氣對於 SiO2 修補能力優於只通入氮

氣。

P-type Si P-type Si

圗3-5、利用 PECVD 疊上 SiO2的薄膜。

25

(8) 透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 300 nm。

P-type Si P-type Si

圖3-6、利用 Thermal coater 鍍鋁 300 nm。

(9) 用黃光微影製程定義出鋁電極的圖形。

(10) 利用蝕刻鋁的溶液(蝕刻 Al 溶液 = H2O +CH3COOH +H3PO4 +HNO3 )，加熱至 40~60 ℃後，把鋁蝕刻掉，而受到光組保護的地方則會保護 Al 不受蝕刻液侵 蝕如圖3-7。

P-type Si P-type Si

圖3-7、將鋁蝕刻掉後的電容元件圖。

(11) 最後在 P-Sub 底部也鍍上 Al 300 nm 電極，製程便到此為止。其電容整個結構 如圖3-8。

26

(12) 將完成的電容做電性分析。

3.2 非對稱結構

這一節介紹非對稱結構記憶體，變動 SiO2厚度並增加 Si3N4材料，造成能帶能障的差 異，來改變電容特性。

3.2.1 奈米晶體的形成

非對稱結構記憶體奈米晶體形成的實驗步驟如下：

(1) 用 P-type (100)晶片做 RCA clean 的處理如圗 3-9。

P-type Si P-type Si

圗3-8、奈米晶體電容結構示意圖。

P-type Si P-type Si

圗3-9、P-Type 晶片經過 RCA clean。

27

(2) 經過 RCA clean 之後，送進高溫水平爐管 900 ℃乾式氧化層 2.5 nm 如圖 3-10。

(3) 長完 SiO2後利用n&k 膜厚測厚儀做確認後破片。

(4) 利用化學氣相沉積法(PECVD)疊上 Si3N4 2.5 nm，如圖 3-11。

P-type Si P-type Si

圖3-11、用 PECVD 疊上 Si3N4。

(5) 之後再利用本實驗室的 Ion beam sputter 做金屬 Ir 膜的疊加(見下頁圖 3-12)。

(6) 利用 RTA 熱製程形成奈米晶體 (見下頁圖 3-13) 。

(7) 利用材料分析儀器如 SEM、AFM 和 XPS 等做材料的分析。

P-type Si P-type Si

圗3-10、水平爐管長 Dry oxide 2.5 nm。

28

3.2.2 電容的製作(The process flow of capacitor)

(1) 用 P-type (100) 的晶片做 RCA clean 的處理如圗 3-9。

(2) 經過 RCA clean 之後，送進高溫水平爐管 900 ℃乾式氧化層 2.5 nm 如圖 3-10。

(3) 用 n&k 膜厚測厚儀做 SiO2的確認後破片。

(4) 利用化化學氣相沉積法(PECVD)疊上 Si3N4 2.5 nm，如圖 3-11。

(5) 利用 Ion beam sputter 做金屬 Ir 膜的疊加如圖 3-12。

(6) 參考前面的研究利用其調整出的參數做 RTA 的熱處理如圖 3-13。

(7) 利用化學氣相沉積系統(PECVD)疊上 SiO2，使奈米晶體覆蓋上阻擋層 20 nm(blocking layer)如下頁圖 3-14。

(8) 疊完 SiO2材料用爐管去作 annealing，目的是為了修補 PECVD 製程中出現的 缺陷(defect)。

P-type Si P-type Si

圗3-13、RTA 之後形成奈米晶體。

P-type Si P-type Si

圗3-12、利用 Sputter 鍍 Ir 膜。

29

(9) 透過熱阻絲蒸鍍系統(Thermal coater)正鍍鋁電極 300 nm 如圖 3-15。

P-type Si P-type Si

圖3-15、利用 Thermal coater 鍍鋁 300 nm。

(10) 用黃光微影製程定義出鋁電極的圖形。

(11) 利用蝕刻鋁的溶液(蝕刻 Al 溶液 = H2O +CH3COOH +H3PO4 +HNO3 )，加熱至 40~60 ℃後，把鋁蝕刻掉，而受到光組保護的地方則會保護 Al 不受蝕刻液侵 蝕如圖3-7。

P-type Si P-type Si

圗3-14、利用 PECVD 疊上 SiO2的薄膜。

30

P-type Si P-type Si

圖3-16、將鋁蝕刻掉後的電容元件圖。

(12) 最後在 P-Sub 底部也鍍上 Al 300 nm 電極，製程便到此為止。其電容整個結構 如圖3-8。

(13) 將完成的電容做電性分析。

P-type Si P-type Si

圗3-17、奈米晶體電容結構示意圖。

31

3.3 奈米晶體的比較

在同溫度下的奈米晶體會因為不同基材上密度也大不相同，由於選擇的材料在金屬狀 態的時候熔點為2466 ℃，屬於高溫的金屬，因此本實驗參考以前學長的製造條件，900℃

的區間去做研究，在RTA 之後透過 SEM 去做奈米晶體確認的動作。

在這一小節調變的參數為溫度，起始的金屬膜膜厚在經過 TEM 的校正之後推估在 5 nm，而 RTA 時間皆為 60 s。結果 900 ℃的圖片可以看到 Ir 奈米晶體在基材 5 nm SiO2與 基材2.5 nm SiO2 / 2.5 nm Si3N4的差異，顆粒大小與密度皆差異很大。

由於 Si3N4導熱率約18 W/mk 與 SiO2導熱率約1.4 W/mk，所以 Si3N4較容易吸熱，

故在 RTA 瞬間加熱狀態下，在單位面積所吸收的熱能不同，產生不同的奈米晶體大小與

密度。

圖3-18、在基材 5 nm SiO2上SEM 圖(900 ℃)。

32

圖3-19、在基材 2.5 nm SiO2 / 2.5 nm Si3N4上 SEM 圖(900 ℃)。

表3-1、奈米晶體的比較。

900 ℃

Diameter(5 nm SiO2) 8 nm

Density(5 nm SiO2) 6×10¹¹ cm^-2

Diameter(2.5 nm SiO2 +2.5 nm Si3N4) 5 nm

Density(2.5 nm SiO2 +2.5 nm Si3N4) 1×10¹² cm^-2

33

第四章 電容（MOS）之量測與討論

本章接續上一章的實驗，也就是應用 Ir 的奈米晶體的形成條件，製作出電容，由於 構造相對簡單，因此可以驗證一些理論並且可以排除在多道製程手續後產生人為或是機器 的誤差，以下是對於電容各項條件的實驗與分析。

4.1 電容能帶圖設計、模擬與 TEM 圖

在第二章文獻回顧的時候提到含有奈米晶體與異質接面能增加電荷的儲存能力以及 透過非對稱結構，使得電子更容易寫入和抹除，所以透過能帶設計讓奈米晶體發揮電荷捕 抓中心(charge center)的功用。由於電容(capacitor)是記憶體元件的前驅物，因此我們利用

電容的結構，先介紹我們電容結構的能帶圖，如圖4-1，以及利用模擬來了解當所有能帶

接在一起的狀態，如圖4-2，更能清楚的了解結構變化。

利用能帶的差異，調整穿隧氧化層厚度，並且選擇能帶間隙較小的材料，使得寫入與 抹除的效率提高，加上介電常數又比氧化矽高，又可將大部分電壓施加在前面的穿隧氧化 層，保留原來的物理厚度以維持電荷保存度(Retention)，達到電壓降低，又能有更快的操 作速度。

之後模擬兩種結構的電場分布與電場的數值模擬，如圖 4-3、4-4 在基底 P-sub 加了 5 V 電壓，圖 4-5、4-6 為電場的數值大小，可看到電場的分布因為介電常數 Si3N4= 7.5，SiO2= 3.9，所以非對稱結構跟單層結構的內部電場有很大差異，其中最明顯就是當沒有銥奈米 晶體的結構下，在Si3N4的內部電場小於SiO2的內部電場，此外，還可以發現在有含銥奈 米晶體結構的周圍電場，與控制(Control)組對照下，可知有含金屬的奈米晶體周圍的電場

會增強與集中，且距離金屬奈米晶體越靠近，則電場數值越大，從圖 4-5、4-6 知靠近銥

奈米晶體穿隧氧化層的電場大於6 MV/cm 以上，導致電子更為容易發生 F-N 穿隧，而在

34 (High-Resolution Cold Field Emission Scanning Electron Microscope & Energy Dispersive Spectrometer)來拍攝橫剖面影像，成像如圖 4-7、4-8。

Si-sub

2.5nm Al gateSi-sub

SiO₂

35

圖4-2、模擬結構能帶圖。

(a)

0.01 0.00 -0.01 -0.02 -0.03

-6

X Axis Title

Ev

P-sub / SiO2 / Ir NCs / SiO2 / Al Ec

0.01 0.00 -0.01 -0.02 -0.03

-6

X Axis Title

Ev

P-sub / SiO2 / Si3N4 / Ir NCs / SiO2 / Al Ec

(b)

36

圖4-3、結構 Al / SiO2 / Ir NCs / SiO2 / P-sub 電場模擬圖。

圖4-4、結構 Al / SiO2 / Ir NCs / Si3N4 / SiO2 / P-sub 電場模擬圖。

37

圖4-5、電場模擬數值分布圖。

圖4-6、電場模擬數值分布圖。

-0.08 -0.06 -0.04

0

Electric field (MV/cm)

X Axis Title Al / SiO₂ / Si₃N₄ / SiO₂ / P-sub

Al / SiO₂ / Si₃N₄ / Ir NCs / SiO₂ / P-sub

-0.08 -0.06 -0.04

0

Electric field (MV/cm)

X Axis Title Al / SiO₂ / P-sub

38

圖4-7、結構 Al / SiO2 / Ir NCs / SiO2 / P-sub TEM 圖。

圖4-8、結構 Al / SiO2 / Ir NCs / Si3N4 / SiO2 / P-sub TEM 圖。

39

4.2 C-V 曲線比較

Ir 奈米晶體的電容成品的俯視圖如圖 4-10 可以看到，由左到右的差別為電極大小的 不同從右邊的50×50 μm²到右二為實驗主要量測的100×100 μm²及左二的200×200 μm²和 最左邊所顯現的300×300 μm²。平帶電壓公式如下:

其中Q 是等效的固定氧化物電荷‚而_ss^' φ_ms則是金屬-半導體的功函數差。當一個奈米記憶體 電容做出來之後‚φ_ms和C 已經是個定值，因此當 Qss 改變時會產 V_ox FB的位移。C-V 曲線 會隨著氧化物電荷的參數變化而顯現平行的移動‚然而‚C-V 曲線會保持與理想特性相同的 形狀。由本實驗量測的結果下圖4-9，以純氧化層電容作為對照組((a)、(b)組)，由此實驗

結果可推測我們的 Ir 奈米晶體在電荷捕捉時主要為捕捉電子。而對照組可證明本論文中

的Ir 奈米晶體能有效的儲存電荷，從圗 4-9 可以看的出來在經過+5~-5 V 之間的掃描(Sweep) 可發現Ir 奈米晶體可以大約開(b)1.5 V(d)4.2 V 的 memory window，即 ΔVFB ≒(b)1.5 V(d)4.2 V。

兩種結構的差異，是由於改變了穿隧氧化層的能帶間隙，以及主要影響穿隧的厚度來

自於第一層厚度所決定，如圖 4-2 能障變小變短讓電子電洞移動更為容易，操作速度提

升，還有加上第二章有論文解釋到Si3N4跟金屬產升異質接面會幫助捕抓電荷，雖然沉積 的Si3N4非常的薄，這都是可能的原因。後續也再量測+/-2 V、+/-5 V、+/-10 V 作了些比 較，同時也表示+/-2 V 掃描下對於之後量測其他特性的干擾是較小的，如圖 4-11、4-12。

ox ss ms

FB

C

V Q

−

'

= φ

40

41

42

4.3 平帶電壓的偏移比較

由於掃描的電壓逐漸加大，會使得電荷儲存在Ir NCs的量越多，所以memory window 越大(ΔVFB↑)，下圖4-13可以看出來，給予相同的掃描電壓，對於不同的電容結構，所產 生的平帶電壓偏移就有明顯差異，從4 V以後非對稱結構的平帶電壓偏移斜率有比較單層 結構來的大許多，可以從這裡比較出操作速度的差異。

圖4-14，在室溫時，施加脈衝電壓+/-12 V在不同的持續時間，盡可能用最小的掃動電 壓來作量測平帶電壓的位置，由於脈衝的持續時間duration(10^-6、10^-5、10^-4)受限於機台，

所以無法量測到更準確位置，從結果知道在非對稱結構的脈衝持續時間100 ms平帶電壓位 置約在0.85 V與脈衝持續時間500 ms平帶電壓位置約在2.85 V，這段電子寫入的偏移較 大，卻不是脈衝持續時間500 ms與1 s這段平帶電壓位置的偏移最大，推測可能是在給予1 s的12 V時，脈衝電壓時間已經足夠讓非對稱結構電容元件接近最大儲存量；相對來觀察 單層結構的情況，最大電子寫入的平帶電壓偏移位置是在脈衝持續時間500 ms與1 s，推

所以無法量測到更準確位置，從結果知道在非對稱結構的脈衝持續時間100 ms平帶電壓位 置約在0.85 V與脈衝持續時間500 ms平帶電壓位置約在2.85 V，這段電子寫入的偏移較 大，卻不是脈衝持續時間500 ms與1 s這段平帶電壓位置的偏移最大，推測可能是在給予1 s的12 V時，脈衝電壓時間已經足夠讓非對稱結構電容元件接近最大儲存量；相對來觀察 單層結構的情況，最大電子寫入的平帶電壓偏移位置是在脈衝持續時間500 ms與1 s，推

在文檔中 銥奈米晶體於非對稱穿隧能障結構之非揮發記憶特性研究 (頁 32-0)