非揮發性記憶體之特性與微縮限制

第一章 緒論

1.1 前言

記憶體(Memory)是目前在電子 3C 產品中扮演不可或缺的角色，耳熟能詳 DRAM、

SRAM 和 Flash memory 等都是記憶體的家族成員。而 flash memory 被拿來做可攜式的裝 置應用，如數位相機的記憶卡、USB 隨身碟、個人影音設備如 iPod 等等。

隨著製程能力的進步，微影技術的演進，使得單位面積可容納的 Cell 數目增加，記

憶體的容量也越來越大，從一開始MB 等級的商業化產品到目前已經普及化的 GB 等級的

記憶體。近年來flash memory 技術的進步更代表了革命性觀念演進，以 flash memory 構 成運算速度較快、體型較輕薄，但成本也比較高的(SSD)固態硬碟開始真正取代了硬碟的 功用。

目前工業化的 Non-volatile memory(NVM)分為 floating gate (FG) memory 和 nitride storage device 為兩大主流，前者為目前市面上主流的記憶體商品的結構而後者主要應用在 軍事及航太科技上面。由於soft error 的現象，受到 UV-light 等幅射照射之下會使得電子 從FG 激發後流失，使 Threshold voltage 的 shift 量( V△ th)減少，造成邏輯上“0”和“1”的誤 判，因此在航太科技上都以nitride storage device 的 memory 為主。

1.1.1 非揮發性記憶體之特性與微縮限制

電腦中用來記憶資訊的裝置可分為兩種，第一種是揮發性記憶體，代表資料在沒電的 時候會自行消失，主要分為SRAM 與 DRAM；SRAM 現在以 CPU 內的快取記憶體為主，

而DRAM 因為可以做到更大的容量，所以作為主記憶體。所謂的記憶體大多是指我們所

熟知的DRAM(Dynamic RAM)，因為 DRAM 好處在於價格低廉，所以可以廣泛的被大量 使用。另一種記憶體是關閉電源之後不會消失的，例如硬碟機、磁片、光碟片，還有現在 很常聽見的快閃記憶體，統稱為非揮發性記憶體。

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DRAM FLASH Data retention

(DC.power on)

Number of reprogram times (endurance)

Typical write (Reprogram) speed Typical read speed (ns)

4 ms 10 years

∞ 10⁴-10⁶

100 ns 70 ns

100 200

Control Gate Floating Gate

Drain Gate

Gate oxide

Source

Channel

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＊寫入與抹除原理

快閃記憶體利用EEPROM 的方法來寫入及清除，是藉由基板(substrate)與控制閘之間 的電荷的注入/釋出而為之，如圖 1-2 所示。圖 1-3 為快閃記憶體之記憶單元(Flash Memory Cell)的電壓-電流特性。在懸浮閘內的電荷具有使加在控制閘上之電壓發生偏移(offset)的 作用，在Flash memory 中資料的”0”與”1”儲存在閘極絕緣層中的懸浮閘(Floating gate)，藉 由通道熱電子注入(channel hot electron injection)或是 F-N 穿隧(Fowler-Nordheim tunneling) 機制將電荷注入到懸浮閘中，當不同數量的電荷儲存在電子捕抓層中，造成下方電晶體通 道的感應電荷數量不同，進而量測到不同的臨界電壓(Vth)，判讀出所存的資料。其臨界電 壓公式如下所示：

其中 Cox 為氧化層電容，ψms是金屬和半導體之間的位障，ψfp則是費米能階(Fermi level)到本質費米能階(Intrinsic Fermi level )的距離，Q 為氧化層中的電荷量。若材料固定 的話，可簡化如下：

ΔVth 是臨界電壓的偏移，QFG 為浮動閘極中的電荷量，CFG 則是浮動閘極電容。當 奈米晶體儲存電子的時候，Q<0，因此會比沒有儲存電子的時候大(ΔVth>0)，相反的，當 奈米晶體所抓住的電子被排開，使其中的的電荷Q>0，則 ΔVth <0。換句話說，若懸浮閘 內貯存有電荷時，臨界電壓Vth (Threshold Voltage)升高，此時加在控制閘上之電壓必須較 無電荷之場合為高，否則洩極-源極間無法導通(ON)。藉此現象，得以判斷懸浮閘內有無

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圖1-2、(a) 抹除狀態 (b). 寫入狀態。

圖1-3、低 VT為抹除與高VT為寫入。

傳統的 Floating gate memory 遇到一些瓶頸，由於傳統的浮動閘極的電荷儲存和消除 的動作時必須透過熱電子注入(Channel Hot Electron Injection；CHEI)或是直接穿隧(direct tunneling)的模式來完成，而這兩種模式必須透過大電壓完成，因此都存在著能源消耗的 問題(Power consumption)。另外當微影技術(Photolithography Process)越來越進步的時候，

尺寸的縮小使得coupling effect 越來越明顯，coupling effect 在元件尺寸微縮到 45nm 以下 時原本有儲存在浮動閘極的電荷跳到鄰近的浮動閘極(如圖 1-3)使臨界電壓過於接近造成

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邏輯電路上的判別誤差，使得“1”和“0”的混淆，造成資料上的損毀。而這個現象是傳統 FG memory 在未來在微縮發展上的重大問題。

Gate

S D

Gate

S D

FG

e-45 nm Gate

S D

Gate

S D

FG

e-45 nm

圗1-4、浮動閘極在 45 nm 以下產生的 coupling effect 示意圖。

1.1.2 未來趨勢與微縮研究方向

國際半導體技術藍圖（International Technology Roadmap for Semiconductors；ITRS） 是

全球半導體產業需求15 年展望的重要參考文獻，概括了產業的技術挑戰，提出了可能的

解決方案，然後再由半導體製造商和設備材料供應商接手來去決定選擇哪一種技術和執行 細節。ITRS 針對 Floating gate memory 的限制上也提供了一些可行的解決方向，在 ITRS

“Process integration, devices, and structures 2007 edition”[3]裡面他們認為對於高密度(32 nm 以 下) 的非揮發性記憶體(NVM) 而言，通道的介電層和多晶矽間的介電層(interpoly dielectric)的微縮能力受到介電材料的性質和其幾何結構影響。本研究可以從下表 1-2 為擷 取ITRS 製作的表格中看到之後大略的發展趨勢。

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從表 1-2 可以看到 cell type 分兩種，CTF 有別於浮動閘極(FG)元件，它是將電荷儲 存於絕緣體之內（silicon nitride）。由於電荷是獨立儲存，完全不會彼此干擾（interference）， 也不會有FG 在微縮之下碰到的 coupling effect 的困擾，CTF 的結構至少可以微縮至 20 nm 元件般消除，因此必須設計超薄的tunnel oxide 以提供電洞直接穿隧（hole direct tunneling）

用來抹除電子。然而，超薄的穿隧層造成了元件電荷容易遺失。所以SONOS 元件的發明

很早，卻不曾被採用在商業應用。而旺宏電子依據 SONOS 改良發表 BE-SONOS 技術結 構如圖1-5(b)[6]，旺宏認為此項設計可以突破 45 nm 的製程障礙；另ㄧ方面其他公司如三 星電子公司也有人做類似的研究TANOS 等。而在學術界發展奈米晶體 nanocrystals(NCs)

表1-2、ITRS PID 裡指出未來的研究趨勢以及可能發展到的尺度。

Year of Production 2007 2008 2009 2010 2011 NAND FLASH technology-F(mm) 51 45 40 36 32 Cell type(FG,CT,3D,etc) FG FG FG FG/CT CT

Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7 6-7 Interpoly dielectric material ONO ONO ONO ONO ONO Interpoly dielectric thickness(nm) 10-13 10-13 10-13 10-13 10-13

Year of Production 2012 2013 2014 2015 NAND FLASH technology-F(mm) 28 25 22 20 Cell type(FG,CT,3D,etc) CT CT-3D CT-3D CT-3D Tunnel oxide thickness(nm) 6-7 6-7 6-7 6-7 Interpoly dielectric material High-κ High-κ High-κ High-κ Interpoly dielectric thickness(nm) 9-10 9-10 9-10 9-10

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為儲存電荷中心(charge center)的結構來取代 FG memory 的研究見圖 1-5(c)[7]，它的核心

概念也是透過能帶的設計使電荷能有效保留在 NCs 之中，不同的金屬以及不同的成形方

法都被廣泛的研究，而相關的文獻在1-2 會做跟本論文相關的文獻整理和探討。也有一群

研究者在幾何上的排列做研究如 Soon -Moon Jung 等人所提出的 3-D 堆疊結構如圖 1-5(d)[8]如此一來能有效提高 cell 的密度增大記憶體容量。

除了這系列的研究之外，也有人捨棄掉這些理論和架構，發展出另外一套記憶體的操 作模式例如FE-RAM、MTJ-RAM、PCM 等，以目前最常聽到的相變化記憶體(又名 OUM 如圖 1-5(e))為例透過非晶相(amorphous)和結晶相(crystal)所造成電阻的不同定義出“1”和

“0”的狀態達成記憶體的效果。

(a)SONOS (c)Nanocrystals memory

(e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory

(b)BE-SONOS (a)SONOS

(a)SONOS (c)Nanocrystals memory(c)Nanocrystals memory

(e)OVONIC UNIFIED MEMORY (OUM) (e)OVONIC UNIFIED MEMORY (OUM) (d)3D Stacked flash memory

(d)3D Stacked flash memory

(b)BE-SONOS (b)BE-SONOS

圗1-5、為克服微縮問題的 Non-volatile memory 研究方向。

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1.2 研究動機

近幾年來半導體元件製程技術的發展迅速以及市場所需求的產品是輕巧、薄、面積 小，使得在進行元件微縮( scaling down )時，遇到困難；而為了克服元件微縮所造成之漏 電效應，以奈米晶體( nanocrystals; NCs )為分開式儲存節點(discrete storage node)，藉由不 連續的電子儲存點，即使局部的漏電，也不會把全部電子漏光，所以穿隧氧化層(Tunnel Oxide)厚度可以縮小，非揮發性記憶體( NVMs )的效能也隨之提高，如減低操作電壓，提 高寫入/抹除(P/E)的速度；因此奈米晶體記憶體( nanocrystals memory；NCs memory )逐漸 成為非揮發性記憶體的主要課題。

在早期，奈米晶記憶體之儲存節點多以矽奈米晶為主，然後後來發現若以金屬為懸浮 閘，由於載子侷限效應(carrier confinement)，其能量微擾(energy perturbation)較小，可減 少側向漏電現象的產生；而功函數(work function)高，可有效抓住電子；且費米能階(Fermi level)附近之能態密度(density of states)高，可大量的提升有效電荷密度(effective charge density)，因此後來之研究偏向於使用金屬奈米晶體記憶體(metallic nanocrystals memory)。

1.3 論文架構

先簡單介紹一下內容的編排，第一章先介紹非揮發性記憶體的發展，第二章為文獻回 顧依照別人的研究做應用以及機制的解釋，從非對稱結構的影響與材料的特性，還有模擬 的結果及類似的結構電容，所以後續主軸分做兩部分，第三章為製程及奈米晶體在不同基 材 的 形 成(Nanocrystals formation) ， 第 四 章 為 電 容 在 非 對 稱 與 單 層 結 構 上 的 比 較 (Capacitor)，最後第五章為結論及未來的研究發展。

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第二章 文獻回顧

上一章介紹了非揮發性記憶體之特性相關知識，在本章節會在討論非對稱結構記憶體 影響性與重要性，並且了解非對稱結構影響了操作速度、以及降低電壓，之後還有將其電 容做出，做一些基本的比較，再分章節做討論。

2.1 非對稱結構記憶體之相關文獻

先介紹第一篇是 2007 IEEE[9]非對稱結構記憶體與單層結構記憶體其厚度的影響層

面，以及其寫入與抹除由於不同厚度的氧化層會有不同的操作速度，下圖2-1 為三種不同

結構，分別為BE-SONOS、MANOS、MA BE-SONOS，表 2-1 為其結構參數，經過實驗 結果得知非對稱結構抹除電子速度將快於一般單層結構，並且從MA BE-SONOS 改變 O1 的厚度來突顯出主要影響抹除速度的因素為第一層穿隧氧化層，其影響的關係之後會來探 討。

圖2-1、結構 (a) BE-SONOS (b) MANOS (c) MA BE-SONOS[9]。

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表2-1、BE-SONOS，MANOS、MA BE-SONOS 的結構參數[9]。

圖2-2、三種元件在 VG= -18 V 抹除曲線且閘極材料為 Pt[9]。

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圖2-3、MA BE-SONOS 改變 O1 之抹除特性曲線[9]。

再來一篇是 2005 IEEE TED[10]，這篇主要是利用 Si3N4與金屬之間的異質接面來增

加補抓電荷能力，應用到一般的直接穿隧元件上，並且多疊一層加大window 又可以使資

料維持度提升，從能帶圖來看，又可以產生三層的位能差，也算是另一種非對稱結構。這 實驗結果，也看到了在較薄Si3N4下，彷彿看到了SONOS 結構，不過可以確定的是，元 件是不會有memory window 產生的。

表2-2、結構參數[10]。

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圖2-4、結構能帶圖[10]。

圖2-5、各結構 CV 曲線[10]。

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圖2-6、寫入與抹除電壓位移比較圖[10]。

第三篇是 2008 APL[11]這篇是模擬到了一個在 SiO2和Si3N4層有奈米晶體跟無奈米 晶體的情狀下電場分布圖，由模擬知道有奈米晶體在穿隧氧化層的電場分布會比沒有奈米 晶體來的大許多，奈米晶體本師導體無電場，彷彿是奈米晶體再將電場施加給穿隧氧化 層，讓電子更容易穿隧。

圖2-7、NiSi NCs 電場分佈分別在(a)SiO2和(b)Si3N4層。紅色線代表有NCs 與黑色線代表