第三章 對稱結構與非對稱結構記憶體製作流程
3.3 奈米晶體的比較
在同溫度下的奈米晶體會因為不同基材上密度也大不相同，由於選擇的材料在金屬狀 態的時候熔點為2466 ℃，屬於高溫的金屬，因此本實驗參考以前學長的製造條件，900℃
的區間去做研究，在RTA 之後透過 SEM 去做奈米晶體確認的動作。
在這一小節調變的參數為溫度，起始的金屬膜膜厚在經過 TEM 的校正之後推估在 5 nm，而 RTA 時間皆為 60 s。結果 900 ℃的圖片可以看到 Ir 奈米晶體在基材 5 nm SiO2與 基材2.5 nm SiO2 / 2.5 nm Si3N4的差異，顆粒大小與密度皆差異很大。
由於 Si3N4導熱率約18 W/mk 與 SiO2導熱率約1.4 W/mk，所以 Si3N4較容易吸熱，
故在 RTA 瞬間加熱狀態下，在單位面積所吸收的熱能不同，產生不同的奈米晶體大小與
密度。
圖3-18、在基材 5 nm SiO2上SEM 圖(900 ℃)。
32
圖3-19、在基材 2.5 nm SiO2 / 2.5 nm Si3N4上 SEM 圖(900 ℃)。
表3-1、奈米晶體的比較。
900 ℃
Diameter(5 nm SiO2) 8 nm
Density(5 nm SiO2) 6×1011 cm-2
Diameter(2.5 nm SiO2 +2.5 nm Si3N4) 5 nm
Density(2.5 nm SiO2 +2.5 nm Si3N4) 1×1012 cm-2
33
第四章 電容（MOS）之量測與討論
本章接續上一章的實驗，也就是應用 Ir 的奈米晶體的形成條件，製作出電容，由於 構造相對簡單，因此可以驗證一些理論並且可以排除在多道製程手續後產生人為或是機器 的誤差，以下是對於電容各項條件的實驗與分析。
4.1 電容能帶圖設計、模擬與 TEM 圖
在第二章文獻回顧的時候提到含有奈米晶體與異質接面能增加電荷的儲存能力以及 透過非對稱結構，使得電子更容易寫入和抹除，所以透過能帶設計讓奈米晶體發揮電荷捕 抓中心(charge center)的功用。由於電容(capacitor)是記憶體元件的前驅物，因此我們利用
電容的結構，先介紹我們電容結構的能帶圖，如圖4-1，以及利用模擬來了解當所有能帶
接在一起的狀態，如圖4-2，更能清楚的了解結構變化。
利用能帶的差異，調整穿隧氧化層厚度，並且選擇能帶間隙較小的材料，使得寫入與 抹除的效率提高，加上介電常數又比氧化矽高，又可將大部分電壓施加在前面的穿隧氧化 層，保留原來的物理厚度以維持電荷保存度(Retention)，達到電壓降低，又能有更快的操 作速度。
之後模擬兩種結構的電場分布與電場的數值模擬，如圖 4-3、4-4 在基底 P-sub 加了 5 V 電壓，圖 4-5、4-6 為電場的數值大小，可看到電場的分布因為介電常數 Si3N4= 7.5，SiO2= 3.9，所以非對稱結構跟單層結構的內部電場有很大差異，其中最明顯就是當沒有銥奈米 晶體的結構下，在Si3N4的內部電場小於SiO2的內部電場，此外，還可以發現在有含銥奈 米晶體結構的周圍電場，與控制(Control)組對照下，可知有含金屬的奈米晶體周圍的電場
會增強與集中，且距離金屬奈米晶體越靠近，則電場數值越大，從圖 4-5、4-6 知靠近銥
奈米晶體穿隧氧化層的電場大於6 MV/cm 以上，導致電子更為容易發生 F-N 穿隧，而在
34 (High-Resolution Cold Field Emission Scanning Electron Microscope & Energy Dispersive Spectrometer)來拍攝橫剖面影像，成像如圖 4-7、4-8。
Si-sub
2.5nm Al gateSi-sub
SiO2
35
圖4-2、模擬結構能帶圖。
(a)
0.01 0.00 -0.01 -0.02 -0.03
-6
X Axis Title
Ev
P-sub / SiO2 / Ir NCs / SiO2 / Al Ec
0.01 0.00 -0.01 -0.02 -0.03
-6
X Axis Title
Ev
P-sub / SiO2 / Si3N4 / Ir NCs / SiO2 / Al Ec
(b)
36
圖4-3、結構 Al / SiO2 / Ir NCs / SiO2 / P-sub 電場模擬圖。
圖4-4、結構 Al / SiO2 / Ir NCs / Si3N4 / SiO2 / P-sub 電場模擬圖。
37
圖4-5、電場模擬數值分布圖。
圖4-6、電場模擬數值分布圖。
-0.08 -0.06 -0.04
0
Electric field (MV/cm)
X Axis Title Al / SiO2 / Si3N4 / SiO2 / P-sub
Al / SiO2 / Si3N4 / Ir NCs / SiO2 / P-sub
-0.08 -0.06 -0.04
0
Electric field (MV/cm)
X Axis Title Al / SiO2 / P-sub
38
圖4-7、結構 Al / SiO2 / Ir NCs / SiO2 / P-sub TEM 圖。
圖4-8、結構 Al / SiO2 / Ir NCs / Si3N4 / SiO2 / P-sub TEM 圖。
39
4.2 C-V 曲線比較
Ir 奈米晶體的電容成品的俯視圖如圖 4-10 可以看到，由左到右的差別為電極大小的 不同從右邊的50×50 μm2到右二為實驗主要量測的100×100 μm2及左二的200×200 μm2和 最左邊所顯現的300×300 μm2。平帶電壓公式如下:
其中Q 是等效的固定氧化物電荷‚而ss' φms則是金屬-半導體的功函數差。當一個奈米記憶體 電容做出來之後‚φms和C 已經是個定值，因此當 Qss 改變時會產 Vox FB的位移。C-V 曲線 會隨著氧化物電荷的參數變化而顯現平行的移動‚然而‚C-V 曲線會保持與理想特性相同的 形狀。由本實驗量測的結果下圖4-9，以純氧化層電容作為對照組((a)、(b)組)，由此實驗
結果可推測我們的 Ir 奈米晶體在電荷捕捉時主要為捕捉電子。而對照組可證明本論文中
的Ir 奈米晶體能有效的儲存電荷，從圗 4-9 可以看的出來在經過+5~-5 V 之間的掃描(Sweep) 可發現Ir 奈米晶體可以大約開(b)1.5 V(d)4.2 V 的 memory window，即 ΔVFB ≒(b)1.5 V(d)4.2 V。
兩種結構的差異，是由於改變了穿隧氧化層的能帶間隙，以及主要影響穿隧的厚度來
自於第一層厚度所決定，如圖 4-2 能障變小變短讓電子電洞移動更為容易，操作速度提
升，還有加上第二章有論文解釋到Si3N4跟金屬產升異質接面會幫助捕抓電荷，雖然沉積 的Si3N4非常的薄，這都是可能的原因。後續也再量測+/-2 V、+/-5 V、+/-10 V 作了些比 較，同時也表示+/-2 V 掃描下對於之後量測其他特性的干擾是較小的，如圖 4-11、4-12。
ox ss ms
FB
C
V Q
−
'= φ
40
41
42
4.3 平帶電壓的偏移比較
由於掃描的電壓逐漸加大，會使得電荷儲存在Ir NCs的量越多，所以memory window 越大(ΔVFB↑)，下圖4-13可以看出來，給予相同的掃描電壓，對於不同的電容結構，所產 生的平帶電壓偏移就有明顯差異，從4 V以後非對稱結構的平帶電壓偏移斜率有比較單層 結構來的大許多，可以從這裡比較出操作速度的差異。
圖4-14，在室溫時，施加脈衝電壓+/-12 V在不同的持續時間，盡可能用最小的掃動電 壓來作量測平帶電壓的位置，由於脈衝的持續時間duration(10-6、10-5、10-4)受限於機台，
所以無法量測到更準確位置，從結果知道在非對稱結構的脈衝持續時間100 ms平帶電壓位 置約在0.85 V與脈衝持續時間500 ms平帶電壓位置約在2.85 V，這段電子寫入的偏移較 大，卻不是脈衝持續時間500 ms與1 s這段平帶電壓位置的偏移最大，推測可能是在給予1 s的12 V時，脈衝電壓時間已經足夠讓非對稱結構電容元件接近最大儲存量；相對來觀察 單層結構的情況，最大電子寫入的平帶電壓偏移位置是在脈衝持續時間500 ms與1 s，推 測出至少需要脈衝持續時間1 s以上的12 V才可能讓單層結構電容元件接近最大儲存量。
相較兩個結構，在相同脈衝電壓持續時間時間下，因為非對稱結構平帶電壓位置的偏移高 於單層結構的偏移，所以電子電洞在非對稱結構的穿隧機率高於在單層結構，而非對稱結 構電容元件在儲存電荷量到飽和的時間遠比單層結構電容元件來的更短暫又快速，也意味 著非對稱結構的電容元件運作時間短，操作速度快。
而一般記憶體運作的溫度不一定都在室溫條件，也可能運作在高溫情況下。故在85 ℃ 做了量測，看與室溫是否有差異，量測結果如圖4-15，在非對稱結構裡，脈衝電壓的持續 時間100 ms與500 ms平帶電壓的偏移已經不是最大了，在脈衝持續時間1 ms到500 ms電子 寫入的平帶電壓位置近似一條斜直線，因為有誤差的可能，所以看不太出最大平帶電壓位 置的偏移，而在脈衝持續時間500 ms與1 s的平帶電壓位置非常接近，很可能500 ms的12 V 已經讓非對稱結構電容元件快達到儲存最大量。在單層結構裡，電子寫入最大平帶電壓位 置的偏移依舊是在這段脈衝持續時間500 ms與1 s，可能脈衝持續時間1 s的12 V還不足以 接近最大儲存量。
43
Flat Band Voltage Shift(V)
sweep Voltage(V)
44
Flat band voltage (V)
Plus time (s) (d) (with ATB)programmed at 12 V
Flat band voltage (V)
Plus time (s)
(d) (with ATB)programmed at 12 V, 358 K (d) (with ATB)erased at -12 V, 358 K (b) programmed at 12 V,358 K (b) erased at -12 V, 358 K
45
4.4 儲存電荷比較
根據圖4-13 可以推論並計算一個 Ir 奈米晶體所帶的電荷，此時利用下列的公式(4-1)來算
出我們電容每平方公分所帶的電荷總量再利用，從FIB SEM 所擷取的圖片中所估計到的
奈米晶體密度即可得到每一個Ir 晶體捕捉電荷的能力。
(4-1)
電極面積 100×100 μm2 奈米晶體密度為1×1012/cm2
經過不同的ΔVFB，可計算出每個Ir-NCs儲存之電子電洞數量。
從每個銥奈米晶體的儲存電荷來看，在低電壓( 7 V)≦ 掃動的時候非對稱結構的每個銥奈 米晶體儲存電荷是明顯比單層結構多出幾個電子或電洞，這可能是結構影響了穿隧機率，
所以使得電子或電洞容易儲存到銥奈米晶體。
表4-1、電荷儲存量。
Device (b) Device (d)
Gate Area (μm2) 1002 1002 Stored Charge (C/cm2) 1.12x10-7 1.17x10-7
ΔVFB (@+/-5 V) 1.5 4.2
ΔVFB (@+/-6 V) 2.7 6
ΔVFB (@+/-7 V) 3.9 7.6
Each Ir-NCs stored electrons or holes(@+/-5 V) 2 4 Each Ir-NCs stored electrons or holes(@+/-6 V) 3 5 Each Ir-NCs stored electrons or holes(@+/-7 V) 5 6
FB
ox V
Q N = (C )×Δ
46 困難，因為就如2.2.2 所提到穿隧電流是伴隨著能帶的彎曲(band bending)而產生，所以厚 度越大就需要更大的電壓去扭曲，造成判讀上容易出現不一致，另一方面當夾層過多時所 得到的電流可能會有其他機制參與其中例如Hopping conduction、Frankel-Pool conduction 等。
Current Density (A/cm2 )
Gate Voltage (V) (d) Al / SiO
47 tuunneling 的公式來進一步處理我們的數據，其公式如下[25]：
m*:電子在介電層能隙中的有效質量(effective mass)。
φ b:電子注入介面的能障高‚單位為 eV。
48
49
圗4-19、單層穿隧氧化層在六種溫度下的 ln(J/E2)對 1/E 作圖。
圗4-20、非對稱氧化層在六種溫度下的 ln(J/E2)對 1/E 作圖。
0.080 0.085 0.090 0.095 0.100
-22
0.065 0.070 0.075 0.080 0.085 0.090
-24
50
51
Retention time (s) Write
Retention time (s)
(d) Al / SiO2 / Ir NCs / Si3N4 / SiO2 / P-sub (b) Al / SiO2 / Ir NCs / SiO2 / P-sub
0.5
52
Flat Band Voltage (V)
Endurance (cycle)
53
第五章
結論與未來展望
(Summary and Future Work)
本實驗利用非對稱(SiO2 / Si3N4)結構與單層(SiO2)結構做電容比較，顯示有非常大的差 異，其結論如以下做歸納：
I. Ir 奈米晶體的形成：
1. 在不同的基材上對於利用 RTA 製程來製備奈米晶體是一個重要的參數，不只基材的厚 度影響著金屬膜的開始發生變化的條件，甚至會影響其鍵結產生化合物的狀態，因此 研究在奈米晶體在不同基材上的密度與顆粒大小。
2. 本論文的 Ir 奈米晶體的形成條件為 5 nm 的 Ir 經過 900 RTA 60℃ s 可以得到在5 nm SiO2上Ir NCs 尺寸 8 nm 密度 6×1011/cm2
2.5 nm SiO2 / 2.5 nm Si3N4上Ir NCs 尺寸 5 nm 密度 1×1012/cm2 II. Ir 奈米晶體電容：
1. 穿隧氧化層厚度主要以第一層厚度為決定穿隧機率大小，厚度越薄，電荷越容易穿越，
但是相對電荷保存能力也越受到影響。
2. 經過穿隧氧化層的改變，雖然能帶間隙變小，但可以降低操作電壓，使得在操作低電 壓下，且閘極的漏電差異不大，可從I-V 的測漏電來比較。
3. 藉由模擬可知在有包含金屬奈米晶體的結構與對照組相較之下，金屬奈米晶體周圍的 電場會因此明顯增加與集中，有助於電子發生F-N 穿隧。
3. 藉由模擬可知在有包含金屬奈米晶體的結構與對照組相較之下，金屬奈米晶體周圍的 電場會因此明顯增加與集中，有助於電子發生F-N 穿隧。