如圖 7 所示之電路為 n 位元之自我校準內插器，其自我校準內差器之實踐方法是運用雙斜率 法脈衝擴展器搭配循序漸近暫存器所組成，其整體電路自我校準的方法如下，當 2TCLK參考訊號 輸入雙斜率法脈衝擴展器時，交由 Fine Counter I 做計數，當 TCLK參考訊號輸入雙斜率法脈衝擴 展器時，交由 Fine Counter II 做計數，計數器的輸出結果透過減法器的運算再傳送到循序漸近暫 存器(SAR)做數位校準，以控制雙斜率法脈衝擴展器中的電流比大小，如圖 5 所示，進而達到控 制脈衝擴展因子的大小。
圖 7、自我校準式雙斜率法脈衝擴展器
待數位自我校準結束之後，輸入脈衝的部份轉換成欲測量的 T1或 T2，其運作方式同校準方 式，差別在將原輸入 2TCLK參考訊號改為輸入欲測量的 T1或 T2而已，本電路擴展因子Ｍ設為 128，
參考頻率為 2GHz，所以解析度為
M T
clk等於128 5 .
0 ns，等於 3.9 ps。而自我校準式雙斜率脈衝擴展器 的整體架構主要包含：(1) 雙斜率法脈衝擴展器、(2) 循序漸近暫存器、(3)計數器、(4)比較器。
(1) 雙斜率法脈衝擴展器
本團隊欲加入 P 因子之自我校準內插器如圖 8 紅色虛框。主要的改變在於修改 I2的放電方 式，利用 CLK1 的工作週期來減緩 I2的放電速度，CLK1 的工作週期越短，I2的放電速度越慢，
造成更大的擴展因子 MNP，其中 P 的定義為 CLK1 的 Duty Cucle。如圖 9 所示。而自我校準 的部份，如圖 8 藍色虛框所示，利用循序漸進暫存器法(SAR)切換電流的方式來達成校準。我們
期望於校準循環(Calibration Cycle)時將擴展因子調整到理論設計值，而後便轉入量測循環
(Measurement Cycle)，進行待測時間之測量工作。所以在 SAR 未校準完之前，讓校準訊號 Tref輸 入至內插器，直到 SAR 判斷完畢，將擴展因子調整到設計值，便對不足一參考脈鐘週期的 T1或 T2進行細測。
圖 8、自我校準內插器電路
圖 9、內插器電路工作時序
(2) 循序漸近暫存器
循序漸近暫存器為一個數位控制邏輯電路，其電路圖如圖 10 所示，依據參考文獻[15]而來，
具有較佳之面積效益。但為了加速電路設計，此部分採用自動合成之方式，以 Verilog 編寫電路 功能，並透過 Design Compiler 進行優化轉化成邏輯閘層次，最後再利用 SOC Encounter 轉成 Layout。
圖 10、11-bit 循序漸近暫存器電路示意圖
(3) 計數器
如下圖 11 所示計數器之示意圖，計數器採用 D 型正反器來實現，其主要是利用參考時脈計 數粗測時間寬度 T12與細測時間寬度 T1、T2之寬度，其中 T1、T2已經由充當內插器的脈衝擴展器 加以放大，故其有效解析度較 T12精確。計數器的位元數是由最大量測寬度與經雙斜率內插器放 大的寬度來決定，而最大量測寬度則依系統的需求來定訂，亦可透過外部擴充計數器的方式來增 加量測的範圍。
圖 11、計數器電路
(4) 比較器
一般的雙級運算放大器雖然擁有足夠大之增益，但其缺點為頻寬不夠大，所以難以運用在高 速的系統，而且全部的傳遞延遲相當於第一級與第二級的延遲總和，基於上述原因，所以我們採 用鉗制推挽輸出比較器(Clamped Push-Pull Output Comparator)架構[16]作為本論文之比較器，如圖 12 所示，其以 MOS 二極體(MOS Diode)即圖中之 MOS M3以及 M4取代雙級運算放大器的第一級 電流鏡負載，因此可使第一級所見之輸出阻抗較小，此種架構之比較器雖然低頻增益比雙級運算 放大器小，但其優點為頻寬較高，第一級的延遲較小，所以響應速度較快。
圖 12、鉗制推挽輸出比較器
在不需要考慮穩定度的情況下，我們將鉗制推挽比較器的第一級採用串接的方式來提高低頻增 益，以達到較高之解析度，且因 P1 與 P2 之阻抗較小，並非主極點發生處，故不至於因串接而造成 頻寬大幅的衰減，且適當級數的串接反而是可以使得頻寬變大，因此，在我們選擇串接三級，以得到 最快的傳遞延遲時間；此外，我們更在輸出加上利用反相器組成之緩衝器(Buffer)，以完成更快的轉 態速度。