衍生研究

1. 改良後的時間至數位轉換電路：多重計數器之時間至數位轉換電路

多重計數器之時間至數位轉換電路的第一或第二細調時間至數位轉換電路 Fine TDC 1 / 2 之架構圖如圖 13 所示，其中包含了一個鎖相迴路、n 個計數器與一個加總平均器(Averager)。

圖 13 多重計數器之第一或第二細調時間至數位轉換電路之架構圖

若使用鎖相迴路產生 n 組不同相位的時脈訊號，則可搭配 n 組計數器(Counter)，此 n 組計數器的計數端分別接上不同相位的時脈訊號，而每個計數器的輸出全部送至一個加總平均器(Averager)，加總平均器負責將所有計數器的計數值加總起來，其結果即為輸出結果。如圖 13 所示，c1 到 cn 分別為鎖相迴路所產生之不同相位的時脈訊號，而 Counter1 到 Countern 分別為所有計數器的計數值輸出，

當時間寬度訊號 T1 的上升緣輸入時，所有計數器開始計數，直到時間寬度訊號 T1 的下降緣訊號輸入時，計數器停止計數，而計數值就停留在當時的計數值。由於每個計數器所輸入的時脈訊號相位都不同，所以每個計數器都有可能有不同的計數值。

2. 以 over wrap 方式實現極高解析度之時間至數位轉換電路

其中包含 n 級 Tapped delay line 及對應的 n 級計數器，及一加總平均電路和 offset canceller 電路

圖 14 時間至數位轉換器架構圖

本設計的重點所在，我們是如何利用這延遲級以及頻率去提高解析度，以頻率來說，頻率越高週期越短，就可以把時間切割的越精細；而經過延遲級後的時脈，每一級的 delay 基本上不會相同且會大於我們電路的解析度，且由於時脈的連續性，因此當時脈的延遲超過時間寬度時，會開始有 over wrap 的產生，也就是利用 over wrap 把原先切割過的時間再切割一次，且由於每段延遲級的延遲時間不同，所以時脈在經過不斷的 over wrap 後會把時間切割得更細。

六、結果與討論

本計畫之採用方法(一)電路交由 CIC 國家晶片中心製作晶片，於 11 月 28 日至作完成送回本實驗室，目前正準備進行量測。表二為整體電路預計達到之規格。

表二、採用方法(一)電路之預計規格

PARAMETER VALUE

Process 0.18µm CMOS

Supply Power 1.8V Stretch Factor 128 Reference Clock 2GHz

Resolution 3.9ps Voltage Variation 1.62V~1.98V

Temperature Variation 0~100^oC Power Dissipation 15.4mW

Conversion Time 512ns

至於衍生研究的部份，目前仍在實驗中，已有初步的雛形，預計達到規格如下。但預計以 FPGA 實現，須等待採購較新之 FPGA 板，方可繼續深入研究。

七、計畫成果自評

本計畫透過自我校準式雙斜率法脈衝擴展器將時間至轉換器之解析度推進至 3.9ps 的境地，而且只需 0.18m 如此成熟之製程，不需透過先進製程之幫助便可獲致如此優異之成果，算是相當難能可貴，以成功達到本計畫原先之研究規劃。後續尚有可以透過 FPGA 實現之版本，若成功實現，其效能亦可與全客製式作品匹敵，成果值得期待。

表三、衍生研究電路之預計規格版本多重計數器法 over wrap 法

解析度 30ps 5ps

非線性誤差 <±1LSB < ±1LSB 精確度 <1LSB 1LSB

八、參考文獻

[1] R. Nutt, “Digital Time Inervalometer,” Rev. Sci. Instrum, vol. 39, no. 9, pp. 1342-1345, 1968.

[2] I. Nissinen, A. Mantyniemi, and J. Kostamovaara, “A CMOS Time-to-Digital Converter Based on a Ring Oscillator for a Laser Radar,” in proc. IEEE ESSCIRC, Setp. 2003, pp 469-472.

[3] P. Chen, C.-C. Chen, and Y.-S. Shen, “A Low Cost Low Power CMOS Time-to-Digital Converter Based on Pulse Stretching,” IEEE Trans. Nucl. Sci., vol. 53, no.4, pp. 2215-2220, Aug. 2006.

[4] B. K. Swann, B. J. Blalock, L. G. Clonts, D. M. Binkley, J. M. Rochelle, E. Breeding, and K. M.

Baldwin, “A 100-ps Time-Resolution CMOS Time-to-Digital Converter for Positron Emission Tomography Imaging Applications,” IEEE J. Solid-State Circuits, vol. 39, pp. 1839-3852, Nov. 2004.

[5] E. Raisanen-Ruotsalainen, T. Rahkonen, and J. Kostamovaara, “A Low-Power CMOS Time-to-Digital Converter,” IEEE J. Solid-State Circuits, vol. 30, pp.984–990, Sept. 1995.

[6] P. Chen, S.-I. Liu, and J. Wu, “Highly Accurate Cyclic CMOS Time-to-Digital Converter with Extremely Low Power Consumption,” IEEE Electronics Letters, vol. 33, pp.858–860, May 1997.

[7] W. Chang, M.-H. Chiang, and P. Chen, “A Highly Accurate Cyclic CMOS Time to Digital Converter with Temperature Compensation,” in proc. The 14th VLSI Design/CAD Symposium, Aug. 2003.

[8] J. Kalisz, R. Szplet, J. Pasierbinski, and A. Poniecki, “Field–Programmable -Gate-Array-Based Time-to-Digital Converter with 200-ps Resolution,” IEEE Trans. Instrum. Meas., vol. 46, pp. 51-55, Feb. 1997.

[9] R. Pelka, J. Kalisz, and R. Szplet, “Nonlinearity Correction of the Integrated Time-to-Digital Converter with Direct Coding,” IEEE Trans. Instrum. Meas., vol.46, pp. 449-453, Apr. 1997.

[10] T. E. Rahkonen and J. T. Kostamovaara, “The Use of Stabilized CMOS Delay Lines for the Digitization of Short Time Intervals,” IEEE J. Solid-State Circuits, vol. 28, pp. 887–894, Aug.1993.

[11] C. T. Gray, W. Liu, W. A. M. Van Noije, T. A. Hughes, Jr., and R. K. Cavin III, “A Sampling Technique and Its CMOS Implementation with 1Gb/s Bandwidth and 25ps Resolution,” IEEE J. Solid-State Circuits, vol. 29, pp. 340-349, March 1994.

[12] P. Dudek, S. Szczepan´ski, and J. V. Hatfield, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.

[13] A.H. Chan, and G.W. Roberts, “A Deep Sub-Micron Timing Measurement Circuit Using a Single-Stage Vernier Delay Line,” in proc. IEEE CICC, pp. 77-80, May 2002.

[14] Raisanen-Ruotsalainen, E.; Rahkonen, T.; Kostamovaara, J.; "An integrated time-to-digital converter with 30-ps single-shot precision,” Solid-State Circuits, IEEE Journal of , Volume: 35 , Issue: 10 , Oct.

2000 , Pages:1507 – 1510

[15] A. Rossi, and G. Fucili, “Nonredundant Successive Approximation Register for A/D Converters,” IEEE Electronics Letters, vol. 32, no. 12, pp.1055-1057, June 1996.

[16] E. Allen and R. Holberg, “CMOS Analog Circuit Design second edition,” Oxford, New York, 2002.

表 Y04

NSC 99-2221-E-011 -142

會議名稱

(中文)

第 12 屆研究品質國際會議

(英文)

The 12

^th

International Conference on QiR (Quality in Research)

(英文) Going from Analogue to Digital: FPGA-Realizable Smart Temperature Sensor with One-Point Calibration Support

報告內容應包括下列各項：與印尼大學幾個重要教授（如：大會主席且身兼電資學院副院長之 Bondan T. Sofyan、

電機系主任 Muhamad Asvial）有極為密切之互動，留給對方極佳之印象，成功促使雙方後續合作交往之意願，更促成本校電資學院於 10 月初參訪印尼大學，不但受到熱烈招

表 Y04

QiR 開幕表演之一開幕表演之二

Invited Talk 實景演講後受贈 Invited Speaker 禮物三、考察參觀活動(無是項活動者省略)

無

四、建議

雖然 QiR 的規模與影響力無法與 IEEE 國際會議相比，但卻是與印尼大學師生互動相當優越的平台，讓國內師生了解印尼大學的需求與未來發展趨勢，也可以拓展台灣在印尼的影響力，對政府推動高等教育國際化有事半功倍的神效，可以多多鼓勵台灣的師生積極參與。

建議國內大學亦可考慮與印尼國內大學一起合辦此類的研討會，一方面幫助印尼大學提升其知名度及國際學術水平，另一方面厚植雙邊的交流合作關係，在優秀外籍學生的爭奪戰中順利脫穎而出。

五、攜回資料名稱及內容

攜回第 12 屆研究品質國際會議之論文集光碟一片，內含本次會議所發表之論文。

六、其他

感謝國科會補助本人參加此次研討會。

國科會補助計畫衍生研發成果推廣資料表

日期:2011/12/10

國科會補助計畫

計畫名稱: 具數位自我校準之高精度時間至數位轉換器(II) 計畫主持人: 陳伯奇

計畫編號: 99-2221-E-011-142- 學門領域: 積體電路及系統設計

無研發成果推廣資料

99 年度專題研究計畫研究成果彙整表

計畫主持人：陳伯奇計畫編號：99-2221-E-011-142- 計畫名稱：具數位自我校準之高精度時間至數位轉換器(II) Keynote Speech 論文，另外一篇為 Invited Paper 論文著作

其他成果

2 月擔任 IEEE Transactions on Very Large Scale Integration (VLSI) Systems 編輯

7 月擔任 VLSI/CAD 2011 議程委員

7 月指導研究生劉正偉、劉彥宏參加第十一屆旺宏金矽獎，以「採用脈衝縮減器並具寬範圍數位自我校正之高精度數位脈衝寬度調變器」獲得設計組評審團銀獎，本身並因此得到最佳指導教授獎

8 月擔任 IEEE Midwest Symposium on Circuits and Systems 議程主席 9 月擔任 IEEE SOC Conference (SOCC)國際會議之技術議程委員

11 月參與 International Electron Devices and Materials Symposium (IEDMS) 國際會議之籌辦，並應邀擔任議程委員與 Invited Speaker

成果項目量化 名稱或內容性質簡述

國科會補助專題研究計畫成果報告自評表

請就研究內容與原計畫相符程度、達成預期目標情況、研究成果之學術或應用價值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）、是否適合在學術期刊發表或申請專利、主要發現或其他有關價值等，作一綜合評估。

1. 請就研究內容與原計畫相符程度、達成預期目標情況作一綜合評估

■達成目標

□未達成目標（請說明，以 100 字為限）

□實驗失敗

□因故實驗中斷

□其他原因說明：

2. 研究成果在學術期刊發表或申請專利等情形：

論文：□已發表 □未發表之文稿 ■撰寫中 □無專利：□已獲得 □申請中 ■無

技轉：□已技轉 □洽談中 ■無其他：（以 100 字為限）

3. 請依學術成就、技術創新、社會影響等方面，評估研究成果之學術或應用價值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）（以 500 字為限）

本計畫順利製作一混合模式具自我校準之高精度時間至數位轉換器，已經完成下線，雛形 IC 也於 11 月底送回，目前正在趕製測試電路板，以便驗證其效能。另外亦研發兩種不同可以 FPGA 實現之 TDC 架構，其中一組之解析度應可小於 10ps，足以與 full custom 設計互相抗衡，實屬難得，將可望為時間測量開創新的技術里程碑，對相關的應用而言，可大幅縮短雛形開發時程，相當程度地減輕相關產業 time-to-maket 的壓力。目前正在等較新的 FPGA 板，以便試驗架構之可行性並測量其效能，發表的期刊以 IEEE TCAS-I 為標的（因為 IEEE JSSC 不接受沒有 IC 實作的稿件）。後續將以此為基礎，拓展相關的應用，諸如：

雷射測距、IC 測試、時域感測器(Time-Domain Sensor)...等等，持續以論文發表、專利申請與競賽參與為目標，將其綜效極大化。

在文檔中具數位自我校準之高精度時間至數位轉換器(II) (頁 10-0)