具數位自我校準之高精度時間至數位轉換器(II)

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行政院國家科學委員會專題研究計畫成果報告

具數位自我校準之高精度時間至數位轉換器(II) 研究成果報告(精簡版)

計畫類別：個別型

計畫編號： NSC 99-2221-E-011-142-

執行期間： 99 年 08 月 01 日至 100 年 08 月 31 日執行單位：國立臺灣科技大學電子工程系

計畫主持人：陳伯奇

計畫參與人員：碩士班研究生-兼任助理人員：羅立澤碩士班研究生-兼任助理人員：劉正偉碩士班研究生-兼任助理人員：劉彥宏碩士班研究生-兼任助理人員：賴威諭碩士班研究生-兼任助理人員：謝侑良碩士班研究生-兼任助理人員：李雅穎碩士班研究生-兼任助理人員：陳怡伶

報告附件：出席國際會議研究心得報告及發表論文

公開資訊：本計畫涉及專利或其他智慧財產權，2 年後可公開查詢

中華民國 100 年 12 月 10 日

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中文摘要：本計畫實現一個具有自我校準功能並以脈衝擴展法為基礎之時間至數位轉換器，脈衝擴展器以雙斜率法實現，並搭配循序漸進暫存器達到自我校準的功能，以降低環境溫度、製程參數、工作電壓等環境變異所造成之誤差，使脈衝擴展法時間至數位轉換器的量測精準度不易受周圍環境的改變而變化。

本時間至數位轉換器之解析度高達 3.9ps，核心電路面積為 0.77 0.25 mm2，消耗功率為 15.4mW，以 TSMC 1P6M 0.18μm 的製程實現，模擬結果指出，在五個製程參數變異、電壓變異 1.62V 到 1.98V 與溫度變異 0 ̊100 ̊環境下皆可藉由自我校準功能將擴展因子調整至預期規格需求。

中文關鍵詞：時間至數位轉換器、脈衝擴展器、雙斜率法、自我校準英文摘要： This project proposes a TDC based on pulse stretch

method possesses self calibration technique. The pulse stretcher is implemented by dual-slope method.

The self calibration technique uses Successive-

Approximation Register (SAR) to reduce the error from process, supply voltage and ambient temperature (PVT) variation. Therefore, the precision and accuracy have low sensitivity of PVT variation.

The resolution of proposed TDC reaches 3.9ps. Die area is 0.77 0.25 mm2. The power consumption is 15.4mW. The process is TSMC 1P6M 0.18μm. According to the simulation result, under process variation, supply voltage variation over 1.62V to 1.98V and ambient temperature variation over 0 ̊to100 ̊ the

stretch factor tallies the requirement of anticipated specification.

英文關鍵詞： Time-to-Digital Converter (TDC), Pulse Stretcher, Dual Slope, Self-Calibration.

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具數位自我校準之高精度時間至數位轉換器(II)

計畫編號：NSC99-2221-E-11-142

主持人：陳伯奇單位：國立台灣科技大學電子工程學系 E-mail：[email protected] 電話：(02)2733-3141 ext 6400

目錄 ……… 1

一、前言……… 2

二、研究目的……… 2

三、文獻探討……… 2

四、採用方法 ……… 3

1. 電路架構 ……… 4

2. 時間至脈衝控制電路 ……… 4

3. 自我校準式雙斜率法脈衝擴展器 ……… 5

(1) 雙斜率法脈衝擴展器 ……… 6

(2) 循序漸近暫存器 ……… 6

(3) 計數器 ……… 7

(4) 比較器 ……… 7

五、衍生研究……… 8

1. 多重計數器之時間至數位轉換電路 ……… 8

2. 以 over wrap 方式實現極高解析度之時間至數位轉換電路……… 8

六、結果與討論……… 9

七、計畫成果自評……… 9

八、參考文獻……… 10

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ㄧ、前言

時間量測系統已廣泛應用在工業、軍事、量測系統，例如：高能粒子偵檢器、雷射測距儀、邏輯分析儀、PM 解調器以及時脈抖動測量．．．等。以傳統的時脈抖動測量為例，可分為下列幾種：1.

頻譜分析 2.即時取樣示波器 3.專用的時脈抖動測試設備。以上幾種方法都是需要透過外部儀器來做量測，所面臨的問題就是該量測訊號必須要接到探針上，所造成的負載效應將會影響到量測結果，並產生嚴重的訊號衰減或失真。為了改善這些問題，目前市面上最常見的抖動量測機制就是使用內建時間至數位轉換器(Time-to-Digital Converter，下列簡稱 TDC)以達到自我量測之目的。

圖 1 為 TDC 電路的一個應用範例。測量系統將以雷射發射出起始訊號至目標物，並且在若干時間後測量系統會接收到反射回來之接收訊號。在發射出發射訊號的同時，我們將觸發一個 START 訊號，而在接收到接收訊號則會觸發另一個 STOP 訊號。由圖 1 中可看兩個訊號會有個時間差(T)，只要精準地量測出時間差(T)的大小，再利用簡易的公式計算，便可將距離反推出來。以可攜式測距儀為例，若其有效解析度欲達毫米等級，則相對的時間量測解析度必須達到十幾微微秒(ps)的等級！此外，為了降低製作成本與達成省電的目的，將整個電路以 CMOS 作成晶片，也將是無可避免的趨勢。

圖 1、時間至數位轉換器在雷射測距儀之應用示意圖

二、研究目的

在一般使用上，要達到 ns 等級的解析度的時間量測，通常是以石英晶體( Crystal )產生的時脈週期為基準。但特殊使用下，諸如：雷射測距儀( Laser range-finder )、邏輯分析儀、流量計( Ultrasonic Flow Meters )、厚度量測器( Ultrasonic Thickness Measurement )、溫度感測器( Thermal Sensor )、數位儲存示波器( Digital Storage Oscilloscopes )、頻率計數器( Frequency Counter)…等領域上，需追求解析度 Pico 秒等級的時間量測時，則仰賴時間至數位轉換器(TDC )的技術。

在諸多高精度時間至數位轉換器所採用之核心技術當中，內插器 TDC 的架構佔有相當重要之一環，本專題所採用方法(一)是將針對內插器 TDC 的架構做修正，冀望加入工作週期的控制變因 P 來提高擴展因子，並搭配數位輔助自我校準(Digitally-Assisted Self-Calibration)的方式，一方面提高解析度、另一方面大幅壓低 PVT 變異所造成的誤差，將 CMOS 時間至數位轉換器的有效解析度提升至 3.9ps。

三、文獻探討

時間至數位轉換器( Time-to-Digital Converter，TDC )乃是將時間寬度，以固定解析度量測並將結果轉換為數位值，可輕易觀測判斷大小。TDC 的要求，如下列所示：

(1) 解析度：代表所能分辨的最小時距( time interval )，目前已達到約數十 Pico 秒等級。

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(2) 穩定度：在相同的輸入條件下，每次量測的結果，會由於溫度、時間老化…等等因素，造成些許誤差；而穩定度即代表這些結果的標準差(亦稱為 jitter)。

(3) 線性度( linearity )、處理速度( bandwidth )、量測範圍(range)大小、耗電(power consumption)低、可操作的溫度範圍大、成本低、體積小、…，也都是好的 TDC 所應該注意的地方。

以上所述，由於時間至數位轉換器之應用相當普及，其設計方式與工作原理也各有不同。若從設計的架構來區分，時間至數位轉換器大致上可分類為下列的幾個類型：1.計數器法、2.脈衝寬度擴展法、3.脈衝縮減法、4.場可程式化閘陣列為主體技術、5.游標卡尺法與相關分支技術。相關之優缺點已整理至表一。

表一、相關時間至數位轉換器之比較

時間至數位轉換器類型優點缺點

1. 計數器法[1，2] 擁有無限大的量測範圍，理想上只要加入足夠多位元數的計數器即可

實現高解析度之時間量測，需要極高的參考脈鐘來完成，成本昂貴，

功率消耗驚人。

2. 脈衝寬度擴展法[3，4] 有效將待測之時間放大，具高解析度。

電路較為複雜，且易受製程、電壓、

溫度等因素影響，誤差大。

3. 脈衝縮減延遲法[5-7] 以計數器方法為基礎，再加上對解析度影響最大的內插器線性延遲線來達成高精度的量測。

延遲線電路在晶片上佔據相當大的面積，造成佈局匹配不容易。

4. 場可程式化閘陣列為主體技術[8，9]

以閘延遲時間調整來量測時間，

理論上可具有高解析度。

實現上有困難，量測誤差甚大。

5. 游標卡尺法與相關分支技術[10-13]

具有高解析度，實現電路架構簡單。

增加量測範圍時，會同時增加延遲元件的數量，造成佈局匹配不容易。

為此，本研究團隊提出兩個具有游標卡尺法優異之解析度、量測時間卻又不受限制、且具數位校準功能之時間至數位轉換器。

四、採用方法

西元 2000 文獻[14]提出以脈衝擴展器(Pulse Stretcher)充當內插器來實現 BiCMOS 之時間至數位轉換器，其工作時序則如圖 2 所示。T₁₂為脈鐘週期的整數倍，代表粗測(Coarse Measurement)的結果，

而 T_in前後不足一脈鐘週期的 T₁、T₂便可透過內插器做更精細的測量(Fine Measurement，簡稱細測)。

此脈衝擴展器專門用來針對圖 2 中不足一脈鐘週期的 T₁、T₂做細測。

T_{C L K}

Start Stop T1

Tin

T2

T₁₂

T_clk

圖 2、內插器之高精度時間至數位轉換器工作時序圖

在圖 3 中，訊號 T₁(T₂)輸入期間利用大電流 I₁對小電容 C₁快速放電，緊接著改用小電流 I₂對大電容 C2慢慢放電直到電壓與 C1相同為止，由於 I2=I1/N 且 C2= C1M，C2的放電時間恰好是輸入訊號 T₁(T₂)的 MN 倍，此即脈衝擴展器之運作原理，若計數器之脈鐘週期為 T_clk，則此電路之最小有效位

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元寬度 LSB 為 Tclk/MN。其中 MN 乃所謂之擴展因子(Stretch Factor)，其大小取決於電容與電流比值的乘積，MN 越大，有效解析度就越精細。然而，不過由於電容或電流容易受到製程變異影響，M

或 N 越大，有效解析度偏離理想值的幅度就越加可觀，這是目前雙斜率 TDC 所碰到的最大挑戰。

D

Q

Reset1

 AND

A B

O

TCLK

Fine Counter1(2) VDD

S1 V1

V2

Digitized T1(T )2

T1(T )2

VDD

T1(T )2

C1

I1

= VDD

S2

VDD

Reset2

I2

VDD

C =2 M

TCLK

1

N

Qb C1

/N S2

T1(T2)

M ·N· T

1 1/(M·N)

T V1

V2

CLK

(a) (b) 圖 3、(a)內插器電路示意圖及 (b)工作時序

以參考論文[14]的設計規格為例，系統頻率 100MHz；C1=7pF、C2=56pF；I1=800µA、I2=20µA，

則理想的擴展因子為 MN=320，有效解析度為10n32031.25p。實際測量結果卻顯示擴展因子可以由 316 變化至 306，並且在-40℃~60℃的範圍內誤差高達 80ps，遠超過有效解析度，可見得此電路仍有相當大的研究改善空間。

本採用方法之重點是將針對內插器 TDC 的架構做修正，冀望加入工作週期的控制變因 P 來提高 擴展因子，並搭配數位輔助自我校準(Digitally-Assisted Self-Calibration)的方式，一方面提高解析度、

另一方面大幅壓低 PVT 變異所造成的誤差，將 CMOS 時間至數位轉換器的有效解析度提升至 3.9ps!

1. 電路架構

圖 4 為本計畫的主架構圖，包含了時間至脈衝控制電路(Time to Pulse Control Circuit)、兩組具有 n 位元之自我校準內插器(n-bit Interpolator with Self-calibration)以及三組加載式上數計數器，分 別為兩組細測計數器和一組粗測計數器。其中，內差器為具自我校準式雙斜率脈衝擴展器。

圖 4、具數位校準之時間至數位轉換器方塊圖

2. 時間至脈衝控制電路

圖 5 為時間至脈衝控制電路，亦是本電路所使用之時間至脈衝控制電路，其最主要的功能，

是要將 T_in分為一組粗測時間寬度(T₁₂)和兩組細測時間寬度 T₁、T₂，其中，為了避免介穩態 (meta-stability)的發生，圖 5 的時間至脈衝控制電路分別為 T₁、T₂額外插入 D_A2、D_B2的 D 型正反器，使二者的時間寬度介於一個至兩個系統週期之間，而非原先之零至一個系統週期，其時序圖如圖 6。

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圖 5、時間至脈衝控制電路

圖 6、時間至脈衝控制電路時序圖

3. 自我校準式雙斜率法脈衝擴展器

如圖 7 所示之電路為 n 位元之自我校準內插器，其自我校準內差器之實踐方法是運用雙斜率法脈衝擴展器搭配循序漸近暫存器所組成，其整體電路自我校準的方法如下，當 2T_CLK參考訊號輸入雙斜率法脈衝擴展器時，交由 Fine Counter I 做計數，當 T_CLK參考訊號輸入雙斜率法脈衝擴展器時，交由 Fine Counter II 做計數，計數器的輸出結果透過減法器的運算再傳送到循序漸近暫存器(SAR)做數位校準，以控制雙斜率法脈衝擴展器中的電流比大小，如圖 5 所示，進而達到控制脈衝擴展因子的大小。

圖 7、自我校準式雙斜率法脈衝擴展器

待數位自我校準結束之後，輸入脈衝的部份轉換成欲測量的 T₁或 T₂，其運作方式同校準方式，差別在將原輸入 2T_CLK參考訊號改為輸入欲測量的 T₁或 T₂而已，本電路擴展因子Ｍ設為 128，

參考頻率為 2GHz，所以解析度為 M T_clk

等於128 5 .

0 ns，等於 3.9 ps。而自我校準式雙斜率脈衝擴展器 的整體架構主要包含：(1) 雙斜率法脈衝擴展器、(2) 循序漸近暫存器、(3)計數器、(4)比較器。

(1) 雙斜率法脈衝擴展器

本團隊欲加入 P 因子之自我校準內插器如圖 8 紅色虛框。主要的改變在於修改 I₂的放電方式，利用 CLK1 的工作週期來減緩 I₂的放電速度，CLK1 的工作週期越短，I₂的放電速度越慢，

造成更大的擴展因子 MNP，其中 P 的定義為 CLK1 的 Duty Cucle。如圖 9 所示。而自我校準的部份，如圖 8 藍色虛框所示，利用循序漸進暫存器法(SAR)切換電流的方式來達成校準。我們

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期望於校準循環(Calibration Cycle)時將擴展因子調整到理論設計值，而後便轉入量測循環

(Measurement Cycle)，進行待測時間之測量工作。所以在 SAR 未校準完之前，讓校準訊號 T_ref輸入至內插器，直到 SAR 判斷完畢，將擴展因子調整到設計值，便對不足一參考脈鐘週期的 T₁或 T₂進行細測。

圖 8、自我校準內插器電路

圖 9、內插器電路工作時序

(2) 循序漸近暫存器

循序漸近暫存器為一個數位控制邏輯電路，其電路圖如圖 10 所示，依據參考文獻[15]而來，

具有較佳之面積效益。但為了加速電路設計，此部分採用自動合成之方式，以 Verilog 編寫電路功能，並透過 Design Compiler 進行優化轉化成邏輯閘層次，最後再利用 SOC Encounter 轉成 Layout。

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圖 10、11-bit 循序漸近暫存器電路示意圖

(3) 計數器

如下圖 11 所示計數器之示意圖，計數器採用 D 型正反器來實現，其主要是利用參考時脈計數粗測時間寬度 T₁₂與細測時間寬度 T₁、T₂之寬度，其中 T₁、T₂已經由充當內插器的脈衝擴展器加以放大，故其有效解析度較 T₁₂精確。計數器的位元數是由最大量測寬度與經雙斜率內插器放大的寬度來決定，而最大量測寬度則依系統的需求來定訂，亦可透過外部擴充計數器的方式來增 加量測的範圍。

圖 11、計數器電路

(4) 比較器

一般的雙級運算放大器雖然擁有足夠大之增益，但其缺點為頻寬不夠大，所以難以運用在高速的系統，而且全部的傳遞延遲相當於第一級與第二級的延遲總和，基於上述原因，所以我們採用鉗制推挽輸出比較器(Clamped Push-Pull Output Comparator)架構[16]作為本論文之比較器，如圖 12 所示，其以 MOS 二極體(MOS Diode)即圖中之 MOS M₃以及 M₄取代雙級運算放大器的第一級電流鏡負載，因此可使第一級所見之輸出阻抗較小，此種架構之比較器雖然低頻增益比雙級運算 放大器小，但其優點為頻寬較高，第一級的延遲較小，所以響應速度較快。

圖 12、鉗制推挽輸出比較器

在不需要考慮穩定度的情況下，我們將鉗制推挽比較器的第一級採用串接的方式來提高低頻增益，以達到較高之解析度，且因 P₁與 P₂之阻抗較小，並非主極點發生處，故不至於因串接而造成頻寬大幅的衰減，且適當級數的串接反而是可以使得頻寬變大，因此，在我們選擇串接三級，以得到最快的傳遞延遲時間；此外，我們更在輸出加上利用反相器組成之緩衝器(Buffer)，以完成更快的轉態速度。

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五、衍生研究

1. 改良後的時間至數位轉換電路：多重計數器之時間至數位轉換電路

多重計數器之時間至數位轉換電路的第一或第二細調時間至數位轉換電路 Fine TDC 1 / 2 之架構圖如圖 13 所示，其中包含了一個鎖相迴路、n 個計數器與一個加總平均器(Averager)。

圖 13 多重計數器之第一或第二細調時間至數位轉換電路之架構圖

若使用鎖相迴路產生 n 組不同相位的時脈訊號，則可搭配 n 組計數器(Counter)，此 n 組計數器的計數端分別接上不同相位的時脈訊號，而每個計數器的輸出全部送至一個加總平均器(Averager)，加總平均器負責將所有計數器的計數值加總起來，其結果即為輸出結果。如圖 13 所示，c1 到 cn 分別為鎖相迴路所產生之不同相位的時脈訊號，而 Counter1 到 Countern 分別為所有計數器的計數值輸出，

當時間寬度訊號 T1 的上升緣輸入時，所有計數器開始計數，直到時間寬度訊號 T1 的下降緣訊號輸入時，計數器停止計數，而計數值就停留在當時的計數值。由於每個計數器所輸入的時脈訊號相位都不同，所以每個計數器都有可能有不同的計數值。

2. 以 over wrap 方式實現極高解析度之時間至數位轉換電路

其中包含 n 級 Tapped delay line 及對應的 n 級計數器，及一加總平均電路和 offset canceller 電路

圖 14 時間至數位轉換器架構圖

本設計的重點所在，我們是如何利用這延遲級以及頻率去提高解析度，以頻率來說，頻率越高週期越短，就可以把時間切割的越精細；而經過延遲級後的時脈，每一級的 delay 基本上不會相同且會大於我們電路的解析度，且由於時脈的連續性，因此當時脈的延遲超過時間寬度時，會開始有 over wrap 的產生，也就是利用 over wrap 把原先切割過的時間再切割一次，且由於每段延遲級的延遲時間不同，所以時脈在經過不斷的 over wrap 後會把時間切割得更細。

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六、結果與討論

本計畫之採用方法(一)電路交由 CIC 國家晶片中心製作晶片，於 11 月 28 日至作完成送回本實驗室，目前正準備進行量測。表二為整體電路預計達到之規格。

表二、採用方法(一)電路之預計規格

PARAMETER VALUE

Process 0.18µm CMOS

Supply Power 1.8V Stretch Factor 128 Reference Clock 2GHz

Resolution 3.9ps Voltage Variation 1.62V~1.98V

Temperature Variation 0~100^oC Power Dissipation 15.4mW

Conversion Time 512ns

至於衍生研究的部份，目前仍在實驗中，已有初步的雛形，預計達到規格如下。但預計以 FPGA 實現，須等待採購較新之 FPGA 板，方可繼續深入研究。

七、計畫成果自評

本計畫透過自我校準式雙斜率法脈衝擴展器將時間至轉換器之解析度推進至 3.9ps 的境地，而且只需 0.18m 如此成熟之製程，不需透過先進製程之幫助便可獲致如此優異之成果，算是相當難能可貴，以成功達到本計畫原先之研究規劃。後續尚有可以透過 FPGA 實現之版本，若成功實現，其效能亦可與全客製式作品匹敵，成果值得期待。

表三、衍生研究電路之預計規格版本多重計數器法 over wrap 法

解析度 30ps 5ps

非線性誤差 <±1LSB < ±1LSB 精確度 <1LSB 1LSB

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八、參考文獻

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[6] P. Chen, S.-I. Liu, and J. Wu, “Highly Accurate Cyclic CMOS Time-to-Digital Converter with Extremely Low Power Consumption,” IEEE Electronics Letters, vol. 33, pp.858–860, May 1997.

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[8] J. Kalisz, R. Szplet, J. Pasierbinski, and A. Poniecki, “Field–Programmable -Gate-Array-Based Time-to-Digital Converter with 200-ps Resolution,” IEEE Trans. Instrum. Meas., vol. 46, pp. 51-55, Feb. 1997.

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[16] E. Allen and R. Holberg, “CMOS Analog Circuit Design second edition,” Oxford, New York, 2002.

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表 Y04

行政院國家科學委員會補助國內專家學者出席國際學術會議報告

100 年 11 月 12 日

報告人姓名陳伯奇 _服務機構

及職稱

國立台灣科技大學電子工程系

教授時間

會議地點

100 年 7 月 4~7 日印尼巴里島

本會核定補助文號

NSC 99-2221-E-011 -142

會議名稱

(中文) 第 12 屆研究品質國際會議

(英文)

The 12

^th International Conference on QiR (Quality in Research)

發表論文題目

(中文) 由類比轉進數位：支援單點校正可以 FPGA 實現之智慧型溫度感測器

(英文) Going from Analogue to Digital: FPGA-Realizable Smart Temperature Sensor with One-Point Calibration Support

報告內容應包括下列各項：

一、參加會議經過

本人於 7/3 至印尼巴里島參加第 12 屆研究品質國際會議，並於 7/6 此次會議中發表的論文為「由類比轉進數位：支援單點校正可以 FPGA 實現之智慧型溫度感測器」，此會議乃是印尼排行第一的印尼大學舉辦，為該國最上大之國際會議，且本人此回乃是受邀前往演講(Invited Talk)，參與該會議對提升台灣與印尼大學間之合作有極大幫助。會中與印尼大學幾個重要教授（如：大會主席且身兼電資學院副院長之 Bondan T. Sofyan、

電機系主任 Muhamad Asvial）有極為密切之互動，留給對方極佳之印象，成功促使雙方後續合作交往之意願，更促成本校電資學院於 10 月初參訪印尼大學，不但受到熱烈招待，並順利招收為為數不少的印尼大學學生赴本校就讀，成效斐然。

二、與會心得

印尼雖屬新興經濟體，但因天然資源豐厚，所以最近之成長速度遠快於台灣，由於國民所得提高，有越來越多的年輕人願意出國留學，相較於歐美日韓等國，台灣能提供之獎學金額金額與數量皆難與之抗衡，唯有建立良好之關係與溝通管道，方是致勝之道。此會議既然是印尼最大的印尼大學所主辦，自然可以網羅該國最頂尖之大學與人才前往參與，恰好提供我們拓展雙邊交流的絕佳機會。因此，除了藉由受邀演講的機會向當地與會者展示台灣（與本校）在研發上的卓越軟實力，讓與會者（尤其是印尼當地學生）留下深刻印象，大幅提高台灣在他們心目中的能見度，促使他們考慮來台留學；另外，亦在會場積極與其他印尼大學的與會教授交換研發與國際交流心得，成功媒合本校電資學院在今年 10 月出訪印尼排行前四大的萬隆理工大學(ITB)、印尼大學(UI)、噶迦瑪達大學(UGM)以及泗水理工大學(ITS)，不但分別與四家大學洽商院級合作，總共亦招收超過 30 位的印尼學生前來本校就讀，受到當地學生熱烈歡迎，成效遠超過預期。

(14)

表 Y04

QiR 開幕表演之一開幕表演之二

Invited Talk 實景演講後受贈 Invited Speaker 禮物三、考察參觀活動(無是項活動者省略)

無

四、建議

雖然 QiR 的規模與影響力無法與 IEEE 國際會議相比，但卻是與印尼大學師生互動相當優越的平台，讓國內師生了解印尼大學的需求與未來發展趨勢，也可以拓展台灣在印尼的影響力，對政府推動高等教育國際化有事半功倍的神效，可以多多鼓勵台灣的師生積極參與。

建議國內大學亦可考慮與印尼國內大學一起合辦此類的研討會，一方面幫助印尼大學提升其知名度及國際學術水平，另一方面厚植雙邊的交流合作關係，在優秀外籍學生的爭奪戰中順利脫穎而出。

五、攜回資料名稱及內容

攜回第 12 屆研究品質國際會議之論文集光碟一片，內含本次會議所發表之論文。

六、其他

感謝國科會補助本人參加此次研討會。

(15)

國科會補助計畫衍生研發成果推廣資料表

日期:2011/12/10

國科會補助計畫

計畫名稱: 具數位自我校準之高精度時間至數位轉換器(II) 計畫主持人: 陳伯奇

計畫編號: 99-2221-E-011-142- 學門領域: 積體電路及系統設計

無研發成果推廣資料

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99 年度專題研究計畫研究成果彙整表

計畫主持人：陳伯奇計畫編號：99-2221-E-011-142- 計畫名稱：具數位自我校準之高精度時間至數位轉換器(II)

量化

成果項目 ^{實際已達成}

數（被接受或已發表）

預期總達成數(含實際已

達成數)

本計畫實際貢獻百

分比

單位

備註（質化說明：如數個計畫共同成果、成果列為該期刊之封面故事 ...

等）

期刊論文 0 0 100%

研究報告/技術報告 0 0 100%

研討會論文 2 0 100%

論文著作篇

專書 0 0 100%

申請中件數 0 0 100%

專利已獲得件數 1 1 100% 件

件數 1 0 100% 件

技術移轉

權利金 80000 0 100% 千元

碩士生 7 6 100%

博士生 0 2 100%

博士後研究員 0 0 100%

國內

參與計畫人力

（本國籍）

專任助理 0 0 100%

人次

期刊論文 1 3 100%

研究報告/技術報告 0 0 100%

研討會論文 2 2 100%

篇其中一篇為 IEEE 國際會議邀請之 Keynote Speech 論文，另外一篇為 Invited Paper 論文著作

專書 0 0 100% 章/本

申請中件數 1 0 100%

專利已獲得件數 0 0 100% 件

件數 0 0 100% 件

技術移轉

權利金 0 0 100% 千元

碩士生 0 0 100%

博士生 0 0 100%

博士後研究員 0 0 100%

國外

參與計畫人力

（外國籍）

專任助理 0 0 100%

人次

(17)

其他成果 (無法以量化表達之成果如辦理學術活動、獲得獎項、重要國際合作、研究成果國際影響力及其他協助產業技術發展之具體效益事項等，請以文字敘述填列。)

2 月擔任 IEEE Transactions on Very Large Scale Integration (VLSI) Systems 編輯

7 月擔任 VLSI/CAD 2011 議程委員

7 月指導研究生劉正偉、劉彥宏參加第十一屆旺宏金矽獎，以「採用脈衝縮減器並具寬範圍數位自我校正之高精度數位脈衝寬度調變器」獲得設計組評審團銀獎，本身並因此得到最佳指導教授獎

8 月擔任 IEEE Midwest Symposium on Circuits and Systems 議程主席 9 月擔任 IEEE SOC Conference (SOCC)國際會議之技術議程委員

11 月參與 International Electron Devices and Materials Symposium (IEDMS) 國際會議之籌辦，並應邀擔任議程委員與 Invited Speaker

成果項目量化 名稱或內容性質簡述

測驗工具(含質性與量性) 0

課程/模組 0

電腦及網路系統或工具 0

教材 0

舉辦之活動/競賽 0

研討會/工作坊 0

電子報、網站 0

科教處計畫加填項

目計畫成果推廣之參與（閱聽）人數 0

(18)

國科會補助專題研究計畫成果報告自評表

請就研究內容與原計畫相符程度、達成預期目標情況、研究成果之學術或應用價值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）、是否適合在學術期刊發表或申請專利、主要發現或其他有關價值等，作一綜合評估。

1. 請就研究內容與原計畫相符程度、達成預期目標情況作一綜合評估

■達成目標

□未達成目標（請說明，以 100 字為限）

□實驗失敗

□因故實驗中斷

□其他原因說明：

2. 研究成果在學術期刊發表或申請專利等情形：

論文：□已發表 □未發表之文稿 ■撰寫中 □無專利：□已獲得 □申請中 ■無

技轉：□已技轉 □洽談中 ■無其他：（以 100 字為限）

3. 請依學術成就、技術創新、社會影響等方面，評估研究成果之學術或應用價值（簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性）（以 500 字為限）

本計畫順利製作一混合模式具自我校準之高精度時間至數位轉換器，已經完成下線，雛形 IC 也於 11 月底送回，目前正在趕製測試電路板，以便驗證其效能。另外亦研發兩種不同可以 FPGA 實現之 TDC 架構，其中一組之解析度應可小於 10ps，足以與 full custom 設計互相抗衡，實屬難得，將可望為時間測量開創新的技術里程碑，對相關的應用而言，可大幅縮短雛形開發時程，相當程度地減輕相關產業 time-to-maket 的壓力。目前正在等較新的 FPGA 板，以便試驗架構之可行性並測量其效能，發表的期刊以 IEEE TCAS-I 為標的（因為 IEEE JSSC 不接受沒有 IC 實作的稿件）。後續將以此為基礎，拓展相關的應用，諸如：

雷射測距、IC 測試、時域感測器(Time-Domain Sensor)...等等，持續以論文發表、專利申請與競賽參與為目標，將其綜效極大化。

具數位自我校準之高精度時間至數位轉換器(II)

行政院國家科學委員會專題研究計畫 成果報告