微機電系統（Microelectromechanical system， MEMS）為結合機械、電子、材料、化學、生醫及 光電等領域整合之微型化系統科技。起源於半導體製程技術，進而發展成為獨立之微機電製程技術，
有別於半導體 2D 薄膜製程之面型微加工技術，微機電 3D 立體結構製程之體型微加工技術，更具特色 及應用性。微機電立體結構的優點，包含體積、質量的增加及驅動力的提升等等，因此，高深寬比微 加工技術（High Aspect Ratio Micromachining，HARM）應運而生，尤其是加工在單晶矽這個材料上的 製程技術，備受重視，其原因為單晶矽對微機電系統而言為極佳之機械材料，除材料穩定外、結構剛 性佳、加工無應力殘留、成本低、容易取得及與半導體製程相容等特點，使得此材料大量應用在各項 產品上。
近年來微機電產品已大量上市於一般消費者市場中，例如汽車工業胎壓計之微壓力感測器、安全 氣囊啟動之微加速度計、印表機之微噴墨頭、投影機之微光學元件、光通訊所使用之光開關、微光衰 減器、微光柵及 RF 射頻感測元件等，還有最夯、最熱之各項消費性 3C 電子產品，如智慧型手機、平 台電腦及 IPAD 中的微麥克風、微喇吧及微陀螺儀等等，這些微感測器及微致動器所應用之各種不同功 能的產品，探究其核心材料及機械結構，有極大部分產品，皆使用單晶矽且為”懸浮可動”之機械結構 所構成，利用這些懸浮的機械結構，作為感測各類訊號的改變，如電阻、電感、加速度及頻率等，或 利用不同驅動方式，如靜電、熱力、磁力及壓電等來產生結構位移及形狀改變。隨著加工技術能力的 提升，更小的線寬尺寸及更深的結構厚度，也就是所謂的深寬比不斷的被提高，結構深寬比提高可以 提升元件的效能，以加速度計為例，可以增加感測之質量塊，提高感測器的靈敏度，以靜電梳狀致動 器為例，可提高致動器的輸出力或降低驅動電壓等。但是，懸浮結構深寬比的提高，使得微加工製作 技術在製作懸浮結構上的困難度增加。雖然高深寬比懸浮結構之產品應用性極廣，但製程流程複雜、
製程冗長且製作難度高，因此，簡單、快速、穩定製作懸浮可動結構之製程平台技術極為重要。
單晶矽（Single-crystal-silicon, SCS）為半導體製程所製作電子電路元件之基本材料，且擁有極佳 之機械及材料特性[1,2]，在所有材料當中，是最為符合微機電系統結合電子電路及機械結構特徵之材 料，也因此應用極度廣泛。一般而言，矽基微加工分為濕式蝕刻與乾式蝕刻兩種，濕式蝕刻又可分為 化學蝕刻及電化學蝕刻，氫氧化鉀(KOH)及氫氧化四甲基銨(TMAH)為傳統化學蝕刻中最基本之兩種蝕 刻溶液，因為不同的晶片晶格方向會有不同的蝕刻速率，因此，單晶矽會蝕刻出特定結構形狀[3]，不 同的蝕刻配方及參數也會影響蝕刻出的形貌[4-12]。另一種化學蝕刻方法為觸媒化學蝕刻，加入反應觸
媒，使單晶矽呈現非等向性蝕刻或多孔隙單晶矽蝕刻[13-16]。電化學蝕刻則是利用電場來輔助化學蝕 刻，常使用於多孔隙單晶矽的製作[17]。濕式蝕刻因受晶片的晶格方向及蝕刻特性的影響，只能製作出 一些簡單結構，因此，加工應用性受限。而乾式蝕刻為電漿離子蝕刻，加工圖形由光罩黃光微影定義，
無結構圖形限制，傳統的離子蝕刻（Reactive Ion Etching, RIE）[18]，蝕刻速率慢<1 μm/min 且蝕刻垂 直度較差，隨著高電漿離子濃度及低製程壓力製程技術的開發[19]，加上 Bosch 交替蝕刻之製程專利[20]，
感應耦合電漿離子蝕刻（Inductively Coupled Plasma Reactive Ion Etching, ICP-RIE）被發展出來[21, 22]，
不僅蝕刻速率提升至3~5 μm/min，垂直度 90±1˚，在高速蝕刻機台及參數下，蝕刻速率可高達 20 μm/min，
因無加工圖形限制、蝕刻速率快及垂直度佳，使得目前 ICP-RIE 製程技術，在製作各種高深寬比之單 晶矽微結構上，扮演舉足輕重的角色。雖 ICP-RIE 機台設備不便宜，但隨著蝕刻技術的發展及機台的 普及，蝕刻製程成本也降低到能被接受的範圍，同時，各種單晶矽微機電產品的問市，也反映出 ICP-RIE 此技術值得發展的潛力。
由於單晶矽懸浮結構在微感測器及微致動器的應用廣泛，文獻上，許多製作懸浮結構製程平台技 術，在很早期就被開發出來，以製程特性來分類，大致上可分為三種不同製程類型，如圖 2-1 所示，
分 為 犧 牲 層 型 SOI[23-25] 、 結 構 填 入 型 Deep etching/Shallow diffusion[26] 、 HEXSIL[27] 及 HARPSS[28] ，如圖 2-2 所示，結構保護型 SCREAM[29, 30]、SBM[31]及 BELST[32, 33]，如圖 2-3 所 示。
犧牲層型是選用訂製的特殊晶片（Silicon on Insulator, SOI），SOI 晶片為矽-二氧化矽-矽三層結構 所構成，上方為單晶矽結構層，中間為二氧化作為矽絕緣層或犧牲層，底層為單晶矽基板，利用非等 向性離子蝕刻結構層後，再將中間之二氧化矽當作犧牲層蝕刻掉，即可製作出懸浮結構，製程簡便及 快速，但 SOI 晶片費用昂貴，成本考量導致此製程方式無法普及。
結構填入型是利用非等向性離子蝕刻出結構模型後，其中一種製程是利用摻雜硼的方式，摻雜硼 的單晶矽與純單晶矽有蝕刻選擇比的差異，因此，蝕刻純單晶矽而留下不被蝕刻有摻雜硼的單晶矽部 分，以摻雜硼的單晶矽作為懸浮結構，如圖 2-2(a)。另外方法是利用先填入二氧化矽當作犧牲層，再填 入 Poly-silicon 當主要結構，將二氧化矽蝕刻掉而拿出 Poli-Siliocn 主要結構（圖 2-2(b)）或直接形成懸 浮結構（圖 2-2(c)）。結構填入型的製程步驟繁瑣且複雜。
結構保護型是利用一層保護材料包覆住單晶矽結構，避免懸浮蝕刻製程時，蝕刻到單晶矽結構，
一般以蝕刻選擇比較高之二氧化矽（SiO2）或硼摻雜層（Boron Doping）來當作保護材料，大致來說，
製程流程較結構填入型簡便，但因 SiO2或 Boron Doping 都是為高溫爐管製程所製作，因為高溫，使得
其他搭配的製程材料及製程方式變為複雜。
圖 2-1 懸浮結構製程平台技術 (a)犧牲層型 (b)結構填入型 (c)結構保護型
(a)
(b) (c)
圖 2-2 結構填入型製程技術 (a) Deep etching/shallow diffusion (b) HEXSIL (c) HARPSS (c)
(b) (c) (b) (a)
(a)
(a)
(b) (c)
圖 2-3 結構保護型製程技術(a) SCREAM (b)Surface/Bulk Micromachine (SBM) (c)BELST
彙整上述文獻中所討論製作懸浮結構製程技術的方法，如表 2-1 所示，在非等向性蝕刻上，全是 利用電漿離子蝕刻來達成，可見電漿離子蝕刻的重要性。犧牲層型 SOI 晶片成本太高，結構填入型因 製程太過複雜，而結構保護型使用一般晶片且製程相較簡化，各自有特色。目前，若無成本考量，一 般研究人員仍選擇用 SOI 晶片來製作懸浮結構，其主要原因為製程時程短，可快速驗證設計。因此，
若能有一快速體型微加工製程平台，使用一般晶片製程降低成本，簡化製程機台來縮短製程時程，則 能加速創新的設計實現。
表 2-1 懸浮製程技術比較