以高分子作為蝕刻保護層來製作單晶矽懸浮結構 （Polymer Passivation Layer for Suspended structures Etching，PoPLSE）製程平台技術，是屬於結構保護型的製作方法之一。ICP-RIE 機台中之高 分子材料原是作為非等向性蝕刻用途，並無使用在對等向性蝕刻的保護層。PoPLSE 製程同時以高分子 材料作為非等向性及等向性蝕刻之保護層，除黃光製程外，其餘製程皆整合在 ICP-RIE 機台中完成。
製作懸浮結構最關鍵之製程部分，即是保護層的步驟，標準 ICP-RIE Bosch 製程交替蝕刻中，高分子(CF2) 原是用來當作提高非等向性蝕刻目的之鈍化膜，在非等向性蝕刻後，側壁上雖有一層高分子材料，但 此層高分子保護膜是無法直接抵擋長時間的等向性蝕刻，因此，需要額外的保護膜製程，才能製作出 懸浮結構，因此，相關基本製程參數的研究極為重要。
本論文提出以高分子作為製作懸浮結構之保護層，其中的製程步驟，大致可分為非等向性蝕刻及 等向性蝕刻。因為高分子沈積與去除為電漿離子態的製程方式，加上非等向性蝕刻及等向性蝕刻步驟，
全部製程步驟皆為電漿離子態形式，可說是全電漿製程流程，同時電漿離子製程過程中，雖然離子蝕 刻會有熱反應的產生，但晶片背面有氦氣作為冷卻氣體，可讓製程溫度維持在 45 度之低溫製程。
PoPLSE 製程流程圖，如圖 3-1 所示，此製程選用一般單拋矽晶片< 100 >來製作，首先，進行標準 RCA clean 矽晶片後，旋塗正型光阻(AZ4620) 在矽晶片，黃光微影完成結構圖形當作後續蝕刻的遮罩 及結構上方保護層，如圖 3-1(a)，之後的製程步驟則全部在 ICP-RIE 機台製程腔體中進行，如圖 3-1(b) 至圖 3-1(f)。圖 3-1(b)為進行非等向性蝕刻，此蝕刻深度決定懸浮結構之厚度，然後進行等向性高分子 薄膜沈積，將矽結構包覆起來（如圖 3-1(c)），再用非等向性蝕刻將底部高分子薄膜移除，此時可選擇 是否加入氧氣或氬氣於蝕刻氣體中，幫助移除底部高分子薄膜，同時往矽基材下方蝕刻一些深度，此 步驟幫助移除結構底部的矽材能順利進行（如圖 3-1(d)）；最後，進行等向性蝕刻，利用底切效應移除 矽材結構底部材料，形成懸浮結構（如圖 3-1(e)），即完成懸浮結構製作。若要將光阻及高分子薄膜移 除的話，可以通入氧電漿來去除（圖 3-1(f)）。另外，若後續需濺鍍金屬層當驅動電極，未避免矽材導 通，可以重新再沈積一層高分子薄膜當作金屬電極層與矽材間的絕緣層。為避免不同開口尺寸，因蝕 刻延遲及質傳效應導致結構蝕刻深度不同的問題，可於主要結構旁加入獨立的擋塊，使蝕刻的開口一 致，獨立的擋塊結構在等向性蝕刻後，因與基板無連著，可輕易移除。
(a) P.R. mask (d) Base Polymer removal
(b) Silicon cyclic anisotropic etching (e) Silicon isotropic etching
(c) Polymer coating (f) Strip P.R. and polymer
圖 3-1 PoPLSE 製程平台流程圖
3.2.
ICP-RIE 各基本製程參數之影響ICP-RIE 的參數非常多，影響蝕刻結果的參數有反應氣體的種類、氣體流量及時間、上/下電極的 功率、製程腔體的壓力及軟體上的控制，如 overrun time 及 Ramp 功能。上電極：為提供氣體解離的能 量，獲得所需的電漿離子，上電極功率越高氣體解離效率越好，獲得有效的電漿離子濃度越高。下電 極：為提供腔體內一靜電偏壓，使帶電的電漿離子受偏壓吸引，而具有方向性的移動，同時增加物理 性轟擊的效果，下電極功率增加則離子轟擊越強，若不施加下電極，則電漿離子在腔體內以擴散方式 呈等向性的移動。氣體：為蝕刻與保護機制電漿離子的來源，在矽蝕刻中目前以 SF6/C4F8為主要蝕刻 與保護氣體為主。而蝕刻與保護時間：控制每一個蝕刻週期時間，可改變側壁波紋的大小，時間越短 的蝕刻保護週期，可以獲得較佳的側壁粗糙度。Overrun 時間：蝕刻與保護有重疊通入的時間，可緩和 側壁波紋的大小，降低側壁粗糙度。Ramp：以每一週期為單位，隨之增加或減少時間的軟體功能，一 般而言，蝕刻深度越深時，因質傳效果影響，使得結構越深，每一週期蝕刻的深度越淺，Ramp 功能可 依每週期增加一定比例通入的時間，來補償因蝕刻深度變深，導致每一週期蝕刻之深度不同。除了蝕 刻參數的因素外，影響蝕刻品質的因素，還有矽晶片規格、遮罩材料的種類、蝕刻的面積大小及不同 開口的結構，均會導致蝕刻結果的不同，所以也需一併考量。
ICP-RIE 是利用 Bosch 交替蝕刻機制來進行非等向性矽深蝕刻，因此，在蝕刻側壁會產生如波紋 之結構形貌，如圖 3-2(a)所示，側壁波紋為蝕刻保護交替蝕刻下所產生的正常現象，因側壁粗糙度欠佳，
在一些光學元件、單晶矽模仁及高靈敏度感測器上，則無法使用。圖 3-2(b)為不同的開口尺寸下，蝕 刻深度不同之情形，在同一片蝕刻晶片中，不同開口尺寸的結構，因質傳等因素導致蝕刻速率明顯不 同，此稱為活性離子蝕刻延遲現象（Etching Lag）[34,35]，可加入補償結構，讓蝕刻開口尺寸一致，
避免蝕刻延遲的現象。圖 3-3(a)則為底部側蝕的 Notch 現象，常發生於 SOI 晶片或穿孔蝕刻製程中，
Notch 發生的原因是蝕刻底部為介電材料，導致電荷累積在介電材料的表面上，與電漿離子因同電荷相 斥，反彈至側向矽材料上，時間越久側蝕情形越嚴重[36,37]。圖 3-3(b)則為結構偏上方被蝕刻成碗狀形 狀，其原因為結構偏上方處，承受較多因光阻結構影響行進方向而來之離子攻擊，當蝕刻效果大於保 護效果時，即會產生側壁碗狀形狀[38]。
良好的非等向性蝕刻，需由適當的蝕刻與保護比例才能達成，蝕刻與保護的比例不對，將直接影 響蝕刻的結構垂直度，如圖 3-4 所示，蝕刻效果大於保護的比例，蝕刻結構將形成結構底部外擴的情 形，如圖 3-4 (a)，相反地，蝕刻效果小於保護的比例，則結構將形成底部結構內凹的情況，如圖 3-4 (b)。
反應電漿離子濃度不足時，輕微導致蝕刻之粗糙度變差，嚴重時側壁粗糙變糟及結構底部出現雜草的
現象，如圖 3-4(c)。遮罩的選擇也會影響蝕刻，當選用較軟性的材料如光阻時，因光阻邊角較容易被離 子轟擊移除，因此容易產生結構上部側蝕的情況，硬質的遮罩材料如 SiO2及 Si3N4則能降低此現象。
(a) (b)
圖 3-2 (a)側壁波紋結構 (b)因蝕刻延遲效應導致蝕刻深度不一
(a) (b)
圖 3-3 (a) Notch 效應導致蝕刻底部側蝕情形 (b)受光阻結構影響離子行進方向導致之側壁碗狀缺陷 底部側蝕
底部側蝕
碗狀缺陷 碗狀缺陷
(a) (b)
(c)
圖 3-4 (a)蝕刻效率大於保護效率，導致蝕刻結構底部形成外擴現象 (b)蝕刻效率小於保護效率，導致蝕 刻結構底部形成內凹情形 (c)蝕刻結構側壁粗糙化及結構底部雜草現象