設計 CT ΣΔ Modulator 之探討與分析

文中主要是使用 CRFF(Cascade-of-resonators, feed-forward form)此種架構來做探討，其基本型式如圖 3-1.1。

而在計算 CTM 的係數時，通常是從迴路濾波器著手，主要可以分為幾種方法：(1) 對於熟悉濾波器設計的人，可以直接在時域(Time Domain)設計一個 n 階的低通濾波器(LPF)，n 為所要的系統階數。[5]就以 Butterworth 的 LPF 來實現 Loop Filter。(2)於 DT 設計符合需求的調變器，再透過 DT-CT 的轉換來求得 CT 調變器的對應係數。而轉換的方式又有所不同，如[4]所使用的 Impulse-invariant transform，[24]中所提到利用數位控制理論的 Modified z-transform。相較兩種 DT-CT 的轉換，因為利用 Modified z-transform 可以在 z domain 中完成 Loop Filter 的計算，最後只要將由 DT 與 CT 計算出來的轉移函式中的各項係數做比一開始由 DT SDM 的設計著手，利用[10]所提供的 MATLAB Simulink Toolbox，

可用於 CIFF、CIFB、CRFF 以及 CRFB 四種不同架構，且可很容易的就得到我們所需要的係數。

假設回授信號為 RZ(Return to zero)或 NRZ(Non-return to zero)的方波。 Cycle)。對上式做拉式轉換(Laplace Transform)可得

( )

因為傳統的 z-transform 無法表示兩個連續取樣瞬間的變化，所以 modified z-transform 就是對 z-transform 此種特性做的一種修改形式。因此 3-4 式可重新表示為

利用數控的餘數定理(Residue Theorem)，3-5 式可表示為

因此 CT SDM 迴路增益可在 z domain 中描述。所以只要將分子和分

與 3-1 式相比較，因為多了額外的係數

a

_x，所以迴路增益變為

使用ΣΔ Toolbox，在 MATLAB Simulink 我們可以建立出如圖 3-2.1 及 3-2.2 的系統模型。在此是以二階的 CRFF 型式調變器為例，取樣頻率

f 為 64

_s MHz，OSR=128，輸入頻率為

( ^{5 / 4096} ) ^×

⁼ ^78.125

k Hz。

ZOH

To W orkspace Signal

Generator

Scope

Sat3 Sat4 Sat2

Sat1 Quantizer 1

Discrete Filter1 z -1

1-z - 1 Discrete Filter

圖 3-2.1 DT MATLAB Simulink 方塊圖

經由一段時間的模擬後，對產生的位元串(Bit Stream)取 4096 點做 FFT，

可得到 DT 與 CT 的功率譜，圖 3-2.3。由 MATLAB 所計算出兩者的 SNDR 的差異在 1 dB 內，約為 90 dB(理想狀況下)，可顯示出經由 modified z-transform 轉換所求的係數，兩者之間有著良好的對應性。

Zero-Order Hold2 0.25

1/fss Transfer Fcn 2 1

1/fss Transfer Fcn 1

yc2 To Workspace 6 Signal

Generator3

Scope4

Scope1

Scope Saturation 5

Saturation 4 Saturation 2

Saturation 1 Quantizer 1

z 1 Half Delay 2 z

1 Half Delay 1

-K- Gain1

圖 3-2.2 CT MATLAB Simulink 方塊圖

SNDR (dB)

MATLAB

Freq (Hz)

SNDR (dB)

MATLAB CTM

90dB

(b)

圖 3-2.3 (a)DT 上的功率頻譜 (b)經由係數轉換後得到之 CT 係數模擬結果

3-2.1 放大器有限增益頻寬迴圈(Single-Loop)頻寬內的量化雜訊(In Band Noise, IBN)，可得其通式為

( )

A(s) 益誤差，第二極點(non-dominant pole)分別為

=

^GBW

+ ∑

^j ^s Transfer Fcn 3 0.5

1/fss Transfer Fcn2 GE 1

1/w1s+1 Transfer Fcn 10 1

1/fss Transfer Fcn 1

yc2 To Workspace 6 Signal

Generator 3

Scope4

Scope3

Scope1

Saturation 5 Saturation 4

Saturation 2

Saturation 1 Quantizer 1

z 1 Half Delay 2 z

1 Half Delay 1 益頻寬後，雜訊(Noise flow)也因此有所增加。

10⁴ 10⁵ 10⁶ 10⁷ 10⁸

Freq (Hz)

SNDR (dB)

2nd Modulator

Ideal GBW=3fs

圖 3-2.6 二階 modulator 在理想狀況及限制 GBW=3fs 時的比較

3-2.2 時鐘抖動(Clock Jitter)

CT SDM 對於 clock 的變異是非常敏感的，也就是 clock jitter。基本上 jitter 所產生的雜訊是個亂數且與輸入信號是無關的(Uncorrelated)，而其效應混雜於

圖 3-2.7 為回授信號的時間變異(Uncertainty)所建立的基本模型(針對 single-loop CT SDM)。S 為量化器前的取樣，p(t)為 DAC 所產生的回授信號。

T

DAC

Δ 為回授信號的時間誤差，而Δ 是取樣 clock。經由 S 所產生的誤差，即量

T

_Q 化雜訊，會經由調變器移頻，在先前的章節有提到。Δ

T

_DAC所造成的是使得回授脈衝(Impulse)信號點的位置與取樣點有所不同。

TDAC

將考慮 jitter 後的 MATLAB Simulink 方塊建立如圖 3-2.10，虛線區域 jitter 模型中的 Random Number，我們假設其為一個高斯分佈的型式。

Zero-Order Hold 2 0.5

1/fss Transfer Fcn 2 1

1/fss Transfer Fcn 1

yc2 To Workspace 6 Signal

Generator 3

Scope 4

Scope 3

Scope 2

Scope1

Saturation 5

Saturation 4 Saturation 2

Saturation 1

Random Number

Quantizer 1

Product

z 1

Half Delay 2 z

Half Delay 1

10⁴ 10⁵ 10⁶ 10⁷ 10⁸

Freq (Hz)

SNDR (dB)

2nd order Modulator

Ideal jitter= 0.1%

jitter= 0.5%

圖 3-2.11 加入 Jitter 後的功率譜

3-2.3 回授路徑的時間延遲(Excess Loop Delay)

有關於 loop delay，在 3-1 節中計算係數時，已經將其效應考慮進去。因 Loop Filter 1

f

(n+p)T (n+1)T 0<p=1

在此同樣使用了 modified z-transform，可得 loop filter 的轉移函式，

由上式可看出回授開路(feedback open loop)的轉移函式階數增加了一階，

使得 NTF 與所設計的有所不同。根據數據顯示[43]，以一個二階的低通調變器而言，當 loop delay 大於週期的 38%，就會使得系統不穩定，而隨著階數及取樣頻率的增加，所能容忍的比例也越低。

為了要解決這個問題，在回授中增加了額外的延遲及回授路徑用來補償 loop delay[21][27]。圖 3-2.13(b)可看到，回授到輸入端的信號多加了一個 clock delay，造成了一個時間延遲。而為了要使得 loop filter 輸出在取樣時

的值不改變，加入了一條經由半個時間延遲( )回授到量化器輸入的路徑。

在回授中加入的這兩個半延遲(half-delay)，因為是由 clock 來控制信號回授的保持(hold)或是傳輸，所以即使是量化器取樣時造成的時間延遲對於調變器也不會有所影響。針對這段敘述以圖 3-2.14 來加以說明。

s / 2

T

將調變器輸出與回授路徑打斷如圖 3-2.14(e)，此時回授路徑輸入為 Y'(n) ，loop filter 為 H'(s)。如圖 3-2.14(e)的方式，將圖 3-2.13(a)傳統架構的 CT SDM 開路，並在 DAC 前端提供一個脈衝輸入如圖 3-2.14(a)。由 t=0 開始，每

T

_s取一點，經過 t=

nT

_s(n

= 1,2,3 "

)，可得輸出如圖 3-2.14(b)。這表示著輸入訊號在 t=0 送進的瞬間，在輸出 Y(n)可以得到相對應的輸出訊號，但實際上是不可能的。所以在加入了延遲的架構中，在 loop filter 第一筆不為零的取樣(t=

T

_s)，先經由了 DAC_B 送入了量化器的輸入，圖 3-2.14(c)，此時送回

Quantizer

u(t)

H(s)

^x(t) y(n)

DAC Loop Filter f_s

Quantizer

u(t)

H(s)

^x(t) y(n)

Loop Filter

DAC_A DAC_B

z^-1/2 z^-1/2 Y'(n)

fs Input impulse Y'(n)

t=0 Ts 2Ts 3Ts 4Ts 5Ts

輸入端的回授信號尚未產生，圖 3-2.14(d)，因為 H'(s)的第一筆輸入要先經過一個週期後才會產生。所以只要將上述的 DAC_B 及 H'(s)輸出相加，便可以得到與圖 3-2.14(b)相同的值。

此種架構減低了 loop delay 所造成的 SNDR 下降的影響，換言之，在回授路徑加入額外的延遲是可得到好處的。

然而經由這個論點，我們意外的發現若在額外增加的延遲中，只使用一個 half-delay，也就是到輸入端及量化器輸入端的回授信號都只經過半個延遲，如圖 3-2.15。經由模擬，不管是在放大器規格的要求上，或是系統對於 RC 時間常數變動的容忍度，與使用兩個半延遲的架構相比，都有所益處。我們將透過模擬的結果，於下一章中來做比較。

Quantizer

u(t)

H(s)

^x(t) y(n)

Loop Filter

f

DAC_A DAC_B

z^-1/2

圖 3-2.15 使用 half-delay 的 CT SDM 架構圖

3-2.4 積分器輸出振幅

建立以上模型後，在模擬 CT SDM 的過程中，一開始是由二階的系統著手，

並未對各級積分器的係數做特別的調整。而隨著系統階數的增加，可輸入的振幅大小也隨之降低。在計算三階系統的係數時，一開始各級積分器的係數都以 1

來計算(即 1

f s

_s )。在將計算出來的係數帶進 MATLAB 模擬時，雖然可以得到所預計的 SNDR 值(圖 3-2.16)。輸入信號約-8dB(在模擬二階系統時所用的輸入信號大小為-3dB)，但由於信號會經過三級的積分器的放大，所以在觀察各級輸出時，

發現其振幅已經超過了製程的電源電壓(VDD)1.8V，其中又以第三級積分器輸出最大，如圖 3-2.18。因此當對每一級積分器的輸出加上 saturation 的方塊，限制振幅大小在電壓範圍內，可預計的，輸出波形發生了變形(Distortion)，這並非我們想得到的結果。也代表了嚴重的變形不但使整個系統的表現變差，在電路設計上也有所困難。

10³ 10⁴ 10⁵ 10⁶ 10⁷ 10⁸

-140 -120 -100 -80 -60 -40 -20 0

Freq (Hz)

SNDR (dB)

3rd modulator

ideal

limit output swing

圖 3-2.16 在各級積分器輸出加入 saturation 前後模擬所得之功率頻譜

因此高階的架構設計上，由於迴路增益隨著迴路階數逐級下降，高頻信號在第一級積分器的明顯的增加，使得積分器容易過載(Overloading)。因此便需要降低積分器的輸入的振幅，即對其係數做調整(Scale down)。為了解決這個問題，可以額外加入一條直接由輸入信號傳輸到量化器前的路徑，如圖 3-2.17 中的

a

₀。這條路徑的功用在於使得大部份的輸入信號成份，會經由此路徑傳輸到

量化器，只有其中一小部份的信號成份跟隨著量化雜訊經由積分器傳送。

3-2.5 其他非理想效應的考量

如上述的模型建立，考慮了放大器的有限增益頻寬、jitter、loop delay 以及 saturation 的問題。而另外我們所要考量的便是 RC 時間常數的變動，以及各級 R、C 的不匹配所造成的影響。在這邊我們對於使用 unit-delay 和 half-delay 兩種 CT SDM，及電阻式和電容式的兩種加法電路(在 3-3 節中討論)，

還有 CRFF 和 CRFB 兩種架構，針對這幾種不同的狀況，於第四章中做各種的模擬比較。

3-3 加法電路

在 feed-forward 的架構中，由各級的輸出拉了一條路徑到量化器的輸入，

也因此需要在量化器的輸入端對信號做加總的動作。而信號相加的方式可經由電流信號相加(Current Summation)後，再轉換為電壓信號，此種方式通常是經過 I-V 的轉換器如 gm-cell 來實現[21][27]。另外，也可以直接以電壓信號相加的方式[33]。我們採用的為後者，而對此再以電阻式及電容式兩種加法電路來做比較。

為了要簡化圖形，在此僅以單端(Single-ended)的圖示說明，實際上是以全差動(Fully-differential)的電路來模擬。圖 3-3.1 電阻式的加法電路，主要是在多利用一個放大器 A4，利用電阻的比例關係來實現 feed-forward 的係數，

i i

a ru

=

rf ，

i

=0 ~ 3。另為一種型式為使用電容的方式做相加的動作，如圖 3-2.20，

i i

a cf

c

，。。與電阻式的相比較，省去了放大器 A4 的使用，不過付出的是增加了原本第三級積分器 A3 的負載。然而，放大器 A3 在頻寬增益上的需求原來就比較低，所以在省去 A4 所得到在功率消耗上的所得到的好處，大於 A3 負載的增加，可由之後的模擬結果得知。另外就是在製程上的考量，

0 ~ 2

i

Quantizer

以 TSMC 1P6M 0.18μm 製程為例，電阻的變動值約在±20%，電容約為±10%(根據不同的畫法)。而係數上又是以比率(Ratio)的值來實現，電容的匹配性又比電阻

3-4 Feed-forward 及 feed-back 架構

在ΣΔ modulator 架構上的選擇，除了圖 3-1.1 的 feed-forward 的 CRFF 架構之外，另外一種則是 feed-back 的架構如圖 3-4.1。由於兩種架構在設計上，

都可以實現相同的 NTF，所以單就想要達到的 SNDR 值而言，選擇那一種作法是

沒有差別的。

圖 3-4.1 Feed-back 架構的ΣΔ modulator

不過當我們從 STF 的角度來看，feed-forward 及 feed-back 的 STF 轉移函式分別表示為

由上式可見，feed-forward 的低通濾波效果為 1 階，而 feed-back 架構的濾波階數則為 n 階。所以在高頻部份的衰減，feed-forward 為-20dB/decade，而 feed-back 則是-20n dB/decade。

另外，feed-forward 架構的會因為零點和極點無法精確的對消，在帶外產生突波(peak)，這是其主要的缺點。雖然如此，因為在 feed-back 架構裡，對於每一級運算放大器所要求的規格較來的高，導致功率消耗上升。基於這項考量，

feed-forward 在為設計者所喜愛。

在文檔中連續時間和差類比數位轉換器之實作考量分析 (頁 24-44)

a

f 為 64

( 5 / 4096 ) ×

= 78.125

( )

=

+ ∑

T

T

T

f

T

T

nT

= 1,2,3 "

T

H(s)

H(s)

H(s)

f

f s

a

=

i

a cf

c

i

( ^{5 / 4096} ) ^×

⁼ ^78.125