Sample 43 Retention for different sample
(a) 不同穿隧層的 Retentionru 量測結果。
Normalized Vth shift(%)
Time(s) Retention for sample 38
2.345V
(b) Sample38 的 Retention 量測結果。
圖(3-7)Sample 38 : 氮化處理的穿隧層，
Sample 42 : 乾氧氧化的穿隧層，
Sample 43 : N2O 氧化的穿隧層。
100 1000 10000
Normalized Vth shift(%)
Time(s)
D=7.6V T=0.01s Erase :VG=-7V VD=7V T=0.01s
(a) Endurance : 不同的穿遂層材料 Sample 38 : 氮化處理的穿隧層 Sample 42 : 乾氧氧化的穿隧層
1 2 3 4 5 1E-12
1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5
I D(A)
VG(V)
1 time
10 times Vth shift 0.149V 50 times Vth shift 0.326V 100 times Vth shift 0.378V Vth shift by reading
L = 0.4um W = 10um VG =1~5V VD =0.1V
(b)經過 10 萬次寫\抹後，在寫入態讀取百次，顯示出的結果。
圖(3-9) Endurance 量測。
圖(3-10) 寫入\抹除載子分佈圖。
0.7 0.8 0.9 1.0 1.1 1.2 1.3 1.4 1.5 1.6
0.06V shift after 65 times reading L=0.4um W=10um
VG=0.8~1.5V VD=0.5V
Vth after programming Pro : V
G =V
D =6V T=0.01s L =0.4um W =10um Program Vth sfift
圖(3-12) 溫度對寫入的影響。
100 101 102 103 104 105 106 107 108
Normalized V thshift(%)
Time(s)
Retention for different temperature
圖(3-13) 溫度對 Retention 的影響。
Vth after programming L = 0.4um W = 10um VG=VD=7.6V T=0.01s
Endurance for 75oC
圖(3-14) 環境 75℃量測 Endurance 結果。
第四章 變異(Variation)
4-1 前言-變異的重要影響
若要長1000Ǻ 的薄膜，不均勻度為 5Ǻ，變異為 0.5% ; 長 100Ǻ 的薄膜，
不均勻度也是5Ǻ 的話，變異就是 5%了，就目前來看，隨著元件的微縮化，
各參數間的變異，例如薄膜厚度、微影製程、離子佈值…等等，都會使同
一個製程參數、同一批出產的元件產生不同程度的電性差別，以SRAM 來 說(請參照表 4 -1 及 4-2)[29]當臨界電壓出現變異，使 SRAM 內的元件無法
匹配，則會使SRAM 在讀、寫時出現錯誤或使原資料被改變，所以出現 8T、
10TSRAM 來維持其可靠度，以表(4-2)，45nm 製程 4σ 的電路設計來說則需 要68K 預備電路(fuses)，這是非常佔面積且不切實際的，就連 5σ 的電路設 計都讓人無法接受，所以元件微縮下的元件變異是非常值得研究的，雖然 我實驗元件做出來的最小線寬是0.35um，但在量測的過程中也是會顯現出 可見的變異，就以圖(3-5)來說，不同通道長度在相同偏壓、相同時間下所 得到的臨界電壓有很大的差別，那如果是更小的線寬呢?
或許我做實驗時所發現的變異在企業界早就克服，就如同我前章所說 的，可以讓其他作實驗的人做個參考，使他們能夠事半功倍。
4-2 實驗變異探討 4-2.1 爐管(NDL 10 級)
爐管是做實驗時常用到的，薄膜長的不均勻也是眾所皆知，
在做實驗之前為確保能得到所需的厚度，一定都會作測試，一般來說靠近 管口的晶片成長\沉積出來會較薄，如果要沉積很薄的薄膜可真要好好測 試，而且四吋的晶片會比六吋的厚。
本實驗的浸泡雙氧水在氨氣氮化、再氧化，氮化的溫度高會矽晶片上
氮含量多，所再氧化所得的厚度會較薄，以750℃、780℃氮話來比較，在 923 ℃ 經過 10 分 15 秒的再氧化後，所得厚度相差 18Ǻ。
在作 TEOS 沉積氧化矽時，工程師提供兩種程式，因為要切換管路所 以稱它們為大管、小管，小管比較適合沉績100Ǻ 以下的氧化矽，然而從大 管切換成小管時，第一次沉積出來的薄膜會比想像中多出很多、可能倍增，
應該是大管工作完後管路中還殘留TEOS，以致在小管第一次沉積時會得到 較厚的厚度，如果不知道的人一定會請工程師縮短沉積時間，這樣整個小 管的程式可真正說是錯了。
4-2.2 TEL 5000 氧化矽乾式蝕刻(NDL 100 級)
有人可能會擔心蝕刻1 秒、2 秒、3 秒到底有沒有作用，所以時間會多 下幾秒，經過我的測試其實是有的，表(4-3)表示出蝕刻時間與蝕刻率值，
使用的程式是03 蝕刻 TEOS 沉積程的氧化矽，值得注意的是，當蝕刻時間 很長，蝕刻率就會下降。
4-2.3 通道變異所造成的影響
圖(3-5)(b)顯示出寫入態的臨界電壓值與通道長度(0.9um 以下)有明顯 的關係，如果真的，那在微縮化之下通道長度變異更大要如何精準寫入呢 ? 或者只能使用別的寫入方法(例如:不使元件進入飽和狀態)。
4-3 量測上的變異
在量測寫入\讀取時，會使用脈波，4156 本身有一個 Sample mode 偏 壓功能，可以決定偏壓要加多久，時間可以小到 1 毫秒，但是經過與使 41501 脈波產生器的寫入做比較(圖(4-2))，確實有明顯的差異，一般在量測時都是 使用 41501 脈波產生器。
表(4-1)SRAM 在不同世代下，元件 Vth所需的變異忍受度。
製程世代 確保SRAM 正常工作 Vth需忍受的變異度
250nm 3% of VDD
90nm 20% of VDD
65nm 30% of VDD
表(4-2)不同設計條件的 SRAM 可靠度。
圖(4-1)不同設計條件的 SRAM 可靠度。
(±4σ 或 ±5σ 內的變異度都可以正常工作)
電路設計條件(45nm) 一百萬個單元可能損壞數(個) 4σ design(4 Sigma) 33 fixes/1M cells
5σ design(5 Sigma) 0.6 fixes/1M cells
表(4-3)TEL 5000 蝕刻率與蝕刻時間關係圖。
第五章 結論與檢討
經由實驗、量測結果證實，先經過雙氧水浸泡、再氨氣氮化、然後使
用乾式氧化得到的穿隧氧化層確實能有較好的資料儲存能力與操作次數，
這在實際應用上應該是可行的，隨著元件微縮化，SONOS 看到更多契機，
或許MRAM、PCM 會快速成熟，導致 SONOS 沒有發揮的空間，但有備無 患，研究不只是內容，研究過程如何努力、如何解決問題也是很重要的。
本實驗的重點是氮的含量及分布，所以就會影響氮的含量及分布的因
子做不同參數調變找出其最佳化是接續研究的課題，也要就精確的分析來 佐證理想與實際情況的是否有所差距，所以歸納出下列再研究重點。
本實驗還有多多需要研究的課題 :
1. 氮化溫度及時間、氨氣通氣量、穿遂層成長的厚度對氮含量及分布會有 所不同，最好使其最佳化。
2. 電荷捕捉層的 SiN3再氧化的時間比較。
3. 穿隧層的厚度趨勢，如何在寫入速度、抹除速度、資料儲存時間、可操
作次數之間取得最好的平衡。
4. 薄厚厚度、氮的分部曲線應該要經過更精確的物性分析(例如: TEM、
SIMS)。
5. 降低在其他元件工作時所受到的擾亂。
若有人繼續研究，希望我的經驗、提議，對他是有幫助的。
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個人簡歷
姓名 : 黃信富 性別 : 男
生日 : 民國 71 年 4 月 1 日 籍貫 : 台灣省台南縣
學歷 : 國立台灣海洋大學電機工程學系 (89.9-93.6)
國立交通大學電機學院微電子奈米科技產業研發碩士班 (95.9-97.6)
碩士論文題目: