轉正動作

四、寬頻放大器的設計

4.2 寬頻放大器的設計及製作

4.2.3 轉正動作

圖 47 YL加並聯諧振後的阻抗匹配狀況

4.2.3 轉正動作

通常要設計匹配的頻寬，在頻寬內的阻抗不一定會剛好通過實軸，如圖 48 所

圖 48 將 ZL做轉正動作至 Zin

示的 ZL，或者希望頻寬內的阻抗中點附近能剛好落在實軸上，如圖 48 所示的 Zin，我們可以加電容、電感或傳輸線等元件，與 ZL相接，做一個轉正動作，示意圖如圖 49 所示，將匹配頻寬的負載移至實軸處。

圖 49 將 ZL做轉正動作

4.3 寬頻放大器的設計 4.3.1 電路架構

CMOS LNA 的系統方塊圖如圖 50 所示，放大主體是採用電阻並聯回授的 Cascode，再加上 common-source 的輸出級所組成的。

圖 50 LNA 的系統方塊圖

電路設計圖如圖 51 所示，電路的設計如下所述。

圖 51 LNA 電路設計圖

4.3.2 輸入匹配

LNA 設計的第一個步驟，是選擇電晶體的尺寸及偏壓點，讓 Noise Figure 達到最小，再決定輸入匹配網的元件值，輸入匹配網路由 L1、CM、RM及 L3 所組成，

輸入小訊號等效電圖路如圖 52 所示，其中 CM及 RM為 C2、R1 的米勒等效電容及電阻，分別為C_M =C₂

(

1−A_υ

)

，

Aυ

R_M R

= − 1

1 其中 Aυ為 LNA 的開迴路電壓增益 [19]，C2 也可以阻擋來自 Cascode 輸出端的電流[20]，將 Cascode 放大級的輸出、

輸入的直流準位分開，讓電晶體 M3 的偏壓點能達到最佳化，同時使得 gm的值變大，因此能降低功率的消耗及增加放大器的增益；50 Ω的匹配是由 RM決定的，適當的調整 R1，能使輸入阻抗接近 50 Ω的匹配。

圖 52 輸入匹配網路等效電路圖

L1、CM會產生並聯共振，利用共振前與共振後，所呈現的電感性及電容性的電抗，去消掉待匹配電路的電抗，使得某段頻率間的阻抗，近乎是接近 50 Ω的實數，從圖 53 可看出，S11 有一段軌跡繞著中心點，因而得到寬匹配。

圖 53 並聯諧振產生寬頻的輸入匹配

這次選用電晶體的尺寸為 W = 4.5，L = 0.18，n = 40，如圖 54 所示，ZGATE是從電晶體的閘極端看進去的閘極阻抗，圖 55 為電晶體閘極阻抗的 Smith Chart。

。

圖 54 S11 的 Smith Chart

圖 55 電晶體(尺寸為 W = 4.5， L = 0.18，n = 40)閘極阻抗的 Smith Chart

為了做諧振輸入匹配，Gate 端的阻抗走向必須往電感性的方向延伸，讓實軸能通過頻寬的中心附近，我們可以在閘極端加一電感 L3，如圖 56 所示，讓阻抗的走向在 Smith Chart 往電感性的方向延伸，如圖 57 所示，L3 此時的功能如同前一章節所提的 ″轉正″動作。

圖 56 電晶體的閘極端加電感(L3)

圖 57 電晶體加入電感 L3 後輸入端阻抗的 Smith Chart

圖 58(a)、(b)、(c)是加入 L3 對寬頻放大器 S11 的影響，圖 58(a) 是未加 L3 的 S11 ，圖 58(b) 加入值很小的 L3，圖 58(c) 所加的 L3 為最終設計，可發現高頻的阻抗漸漸的往圓心集中，使得工作頻寬內的匹配效果變好，在不多消耗功率的情況下，讓整體的增益提高，增益改善如圖 59 所示。

，

(a)

(b)

(c)

圖 58 電感(L3)對寬頻放大器 S11 的影響(a)未加入電感(L3) (b)電感(L3)值很小(c)電感(L3)值適當的 S11 的 Smith Chart

圖 59 M3 的 Gate 端加 L3 與 Gate 端不加 L3 的增益比較

4.3.3 輸出匹配

此級也有放大的作用，用來提高放大器整體的增益，電晶體(M4) Drain 端的負載，是利用 NMOS 完成主動式負載，如圖 60 示，輸出負載等於 M3 從 soruce 端看進去的阻抗，並聯 M4 從 Drain 端看進去的阻抗， Rout = 1/g_m₃ // ro4 ≅ 1/g_m₃，將1/g_m3設計約為 50 Ω，即可達到輸出端為 50 Ω的匹配。

圖 60 輸出匹配電路圖

4.3.4 Cascode 架構的輸出負載

為了增加頻寬，Cascode 的輸出負載，使用 inductive -paeking 的方式來完成如圖 61 所示，未加電感 L 的增益如式（12）示，加電感 L 的增益如式（13）示，

圖 61 inductive – peaking 的示意圖

兩式比較後，加電感 L 會多出一個零點（zero）及一個極點（pole），零點將去抵

將 PMOS 操作在深三極管區（deep triode region）[2]，MOS 元件就像一個電阻，

不要讓 M1 的閘極電壓太大，才能確保所有電壓輸出的振幅，負載都能操作在深三皆大於10dB，增益為12 ± 1 dB，雜訊指數最小值為3.3 dB，在5.5 GHz及10.5 GHz的P1dB

增益壓縮點分別為-15.7 dBm和-9 dBm，IIP3截斷點分別為-6.6 dBm和-1.7 dBm。

4.4.1 穩定圓

圖 62 穩定圓的模擬圖

4.4.2 S parameter

2 4 6 8 10 12 14

-35 -30 -25 -20 -15 -10 -5 0 5 10 15

Frequency(GHz)

S11 S21 S22

圖 63 S11、S21、S22 的模擬圖

0 2 4 6 8 10 12 14 16

4.4.3 Noise Figure

Noise Figure NFmin

圖 65 Noise Figure 的模擬圖

4.4.4 P

_1dB

4.4.5 IIP3

圖 68 IIP3 的模擬圖@ 5.5 GHz

圖 69 IIP3 的模擬圖 @ 10.5 GHz

4.4.6 規格整理

規格列表如表 6 所示，僅以 CornerCase=TT 的模擬結果作為代表。

表 6 寬頻低雜訊放大器規格整理

Parameters (CornerCase=TT；Temperature=16.85°)

Bandwidth (GHz) 3.1 ~ 10.1

S11 (dB) > 10 dB

S21 (dB) 12 ± 1

S12 (dB) > 30 dB

S22 (dB) > 10 dB

NF (dB) 3.3 ~ 6

P1dB (dBm) -15.7@ 5.5 GHz；- 9 @ 10.5 GHz IIP3 (dBm) -6.6@ 5.5 GHz；- 1.7@ 10.5 GHz

Power Consumption (mW) 16.5

Chip Size(mm × mm) 0.8 × 0.8

4.4.7 與其他論文比較

此次製作的寬頻低雜訊放大器模擬結果與其他論文比較，如表 7 所示。

表 7 寬頻低雜訊放大器與其他論文的比較

4.5 量測結果及結果討論

寬頻帶低雜訊放大器佈局圖，如圖70 所示。

圖70 寬頻帶低雜訊放大器佈局圖

寬頻帶低雜訊放大器實際量測電路板如圖 71 所示，製作量測電路時，在不影響鎊線及焊接的情況下，將傳輸線的長度盡量縮短，以減少傳輸線效應，並將電源電容值變大，加強 AC 接地的效果。

圖 71 寬頻帶低雜訊放大器量測照片圖

寬頻帶低雜訊放大器 S 參數量測結果與模擬如圖 72(a) ~ (d) 所示。

(a)

(b)

電容值

傳輸線的長度盡量

(c)

(d)

圖 72 量測與模擬結果 (a)反射係數 S11 (b) 隔離度 S12 (c) 增益 S21 (d) 輸出反射係數 S22

量測與模擬之間結果比對，發現彼此有很大此落差，推測可能是模擬導線效應時，

因經驗不足，在搭配 HFSS 設定每層導線的介電參數時，考慮並不周詳，導致量測結果無法達到寬頻的效果。

4.6 未來工作

對於本寬頻低雜訊放大器，未來電路製作建議如下 1.建立正確 chip 內部每層導線的介電參數。

2.DC 訊號可以利用 DC probe(on wafer)供應，就可以忽略 PCB 的跑線效應。

3.鎊線到 PCB 量測或 on wafer 量測，Layout 時應把 DC 訊號的 bypass 電容加大，讓 AC 訊號能有好的接地效果。

針對以上的建議修改 Layout，圖 73 為修改後的 Layout 圖。

圖 73 修改後的 Layout 圖

加大 DC 訊 號的

利用 DC 探針量測

五、多頻帶低雜訊放大器設計理論

5.1 多頻帶低雜訊放大器的基本架構

一般的多頻帶低雜訊放大器的基本架構如圖 74 所示，放大器的主體是 cascode amplifier，藉由架構不同的輸入或輸出匹配電路，達成多頻帶低雜訊放大器的設計，下兩節將簡介發表在期刊上，多頻帶低雜訊放大器的輸入及輸出匹配電路。

圖 74 多頻帶低雜訊放大器

5.2 輸入匹配

5.2.1 多單頻輸入匹配

圖 75 多單頻輸入匹配架構

多單頻輸入匹配法[24]，是將不同工作頻率的單頻放大器的輸入端並聯起來，

架構如圖 75 所示，當其中一組單頻低雜訊放大器工作時，其它組放大器的電晶體將被關掉，每組單頻放大器是使用電感源極回授(inductive source degeneration)的架構，如圖 76(a) 所示，小訊號等效電路圖如圖 76(b) 所示，輸入阻抗 Zin的推導如

其中 C 是電晶體閘極及源極間的電容，_gs ω₀為工作頻率，Z 是特性阻抗，通常都₀ 設計在 50 Ω。多單頻輸入匹配的架構設計，是讓每個工作頻率都有自己專屬的輸入匹配網路，因此輸入匹配可針對每個操作頻率作最佳化的設計，但此架構由許多組單頻放大器組成，這也將使晶片的使用面積變大。

5.2.2 雙頻輸入匹配

圖 77 為一同時能操作在兩種不同頻率的輸入匹配架構[25]，並在雜訊指數低的情況下，讓兩個工作頻率能有各自的窄頻匹配及其增益。

圖 77 雙頻輸入匹配架構

我們可以使用一般共源極的等效電路，在雙頻的工作模式，去探討雙頻輸入匹配結構的輸入阻抗，並在功率及雜訊同時匹配的情況下，得到輸入阻抗的等效電路，等效電路如圖 78 所示，Zg是閘極端的阻抗，Zgs是閘極及源極端間的阻抗，

Zs為源極端的阻抗，Zgd是閘極及扱極端間的阻抗，ZL是負載阻抗；圖 78 的阻抗也包含了電晶體本身的寄生電容，如 Cgs、Cgd。

圖 78 雙頻輸入匹配輸入阻抗的等效電路

圖 79 為圖 78 的小訊號模型，基板在 AC 訊號的模擬下是接地的。到最少，在這個架構的匹配，雜訊因子（noise factor）被導出如式所示（20）

( )

因此，設計輸入阻抗R_min ≈0，g_mZ_sZ_gs =R_in ≈50 Ω，源極端的電感可設計成

圖 81 LC 並聯共振腔

5.3.3 LC 阻抗匹配網路

如圖 82 所示在 2.4 GHz 時[28]，將開關 SW1 及 SW2 打開，此時輸出匹配是由並一電感（LD）串一電容（C2），將輸出負載匹配到 50 Ω；若工作在另一頻率 5.3 GHz 時，開關 SW1 及 SW2 均關上，此時輸出匹配是由並一電感（LD）串一電容（C2//C1），再並一電容（C3）所組成的，LC 阻抗匹配網路匹配法是利用開關來改變電容、電感組合，而形成不同匹配網路，將輸出負載匹配到 50 Ω。

圖 82 LC 阻抗匹配網路

5.3.4 多頻帶輸出網路

圖 83(a) 和圖 83(b) 都是多頻帶輸出網路的架構，兩個網路的共通特性都可提供一個串聯共振及兩個並聯共振，圖 83(a) 的輸出負載如式（23）所示，圖 83(b) 的

輸出負載如式（24）所示，

圖 84 多頻帶放大器（多頻帶輸入匹配）的系統方塊圖

圖 85 多頻帶放大器（多頻帶輸入匹配）最終電路設計圖

5.4.2 輸入匹配

輸入匹配的設計觀念，是將 Single Band LNA (如圖 86(a) 所示)的輸入匹配加上 Dual Band LNA(如圖 86 (b) 所示) 的輸入匹配組合而成，兩個電路架構結合後，輸入匹配如圖 87 所示。

(a) (b) 圖 86 輸入匹配的設計(a)單頻輸入匹配(b)多頻輸入匹配單

當 SW1 on 的時候，Lg1及 Cg 並聯共振腔被短路，如圖 86(a) 所示，為一 Single Band LNA，工作頻率為 3.5 GHz；SW1 off 的時候，電路架構為 Dual Band LNA，

如圖 86(b) 所示，工作頻率為 2.4 GHz 及 5.3 GHz。

5.4.3 輸出匹配

輸出匹配為寬頻的匹配，如圖 87 示，輸出負載等於 M3 從 soruce 端看進去的阻抗，並聯電阻 R1， Rout = 1/g_m₃ // R1 ≈ 50 Ω，即可達到輸出端為 50 Ω的匹配。

圖 87 輸出匹配電路圖

5.4.4 模擬結果

多頻帶放大器（多頻帶輸出匹配）的模擬結果如圖88 ~ 98 與表8 所示，輸出返回損耗皆大於10 dB，輸入返回損耗在2.4/3.5/5.2 GHz分別為13.5/10.7/21.3 dB，

增益分別為10.2/17.2/10.6 dB，雜訊指數分別為3.2/3.9/4.4 dB，在2.4/3.5/5.2 GHz的 P^1dB增益壓縮點分別為-22.3/-23.8/-23.4 dBm。

1. Dual Band Mode (1) 穩定圓

圖 88 Dual band mode 穩定圓的模擬圖

(2) S 參數

(3) NF

2 3 4 5 6 7 8

2 4 6 8 10 12 14 16

Noise Figure

Frequency(GHz)

Noise Figure NFmin

圖 91 Dual band mode 雜訊指數的模擬圖

(4) P1dB

@ 2.4 GHz

圖 92 P1dB的模擬圖 @ 2.4 GHz

@

5.2 GHz

圖 93 P1dB的模擬圖 @ 5.2 GHz

2. Single Band Mode (1) 穩定圓

圖 94 Single band mode 穩定圓的模擬圖

(2) S 參數

Y Axis Title

Frequency(GHz)

S12

圖 96 Single band mode S12 參數的模擬圖

(3) NF

2 3 4 5 6 7 8

2 4 6 8 10 12

Noise Fugure

Frequency(GHz)

Noise Figure NFmin

圖 97 Single band mode 雜訊指數的模擬圖

(4) P1dB

@ 3.5 GHz

圖 98 P1dB的模擬圖 @ 3.5 GHz

3. 模擬預計規格列表

多頻帶放大器（多頻帶輸入匹配）模擬預計規格列表 8 如所示。

表 8 多頻帶放大器（多頻帶輸入匹配）模擬預計規格表

Parameters Triple Bnad LNA at VDD=1.8 V ( CornerCase=TT Temperature=16.85° )

Operation Frequency (GHz) 2.4 3.5 5.2

S11 (dB) -13.49 -10.72 -21.28

S21 (dB) 10.16 17.24 10.6

S12 (dB) > 40 > 40 > 40 S22 (dB) > 10 > 10 > 10

NF (dB) 3.16 3.89 4.39

P1dB (dBm) -22.3 -23.8 -23.4

Power Consumption (mW) 11.5

Chip Size(mm × mm) 0.976 × 0.944

Tech. 0.18 µm CMOS

5.4.5 量測結果

多頻帶放大器（多頻帶輸入匹配）佈局圖，如圖99 所示。

圖99 多頻帶放大器（多頻帶輸入匹配）佈局圖

多頻帶低雜訊放大器(多頻帶輸入匹配）實際量測結果與模擬如圖 102(a) ~ (c)、圖 104、105(a) ~ (c)、圖 106 所示，及表 9 所示，輸出返回損耗皆大於 10 dB，

輸入返回損耗在 2.4/3.5/5.2 GHz 分別為 8.7/10.7/9.3 dB，增益分別為 6.9/15.3/6.3 dB，雜訊指數在 2.4/3.5/5.2 GHz 分別為 4.2/4.4/6.3 dB。

1. Dual Band Mode (1) S 參數

1 2 3 4 5 6

-35 -30 -25 -20 -15 -10 -5 0

S11

Frequency(GHz)

Measurement Simulation

(a)

1 2 3 4 5 6

圖 100 Dual band mode S 參數量測結果(a)S11(b)S21(c)S22

(2) Noise Figure

2 3 4 5 6 7 8

Parameters Triple Bnad LNA at VDD=1.8 V , I=6.1 mA

Operation Frequency (GHz) 2.4 3.5 5.2

S11 (dB) -8.7 -10.7 -9.3

Power Consumption (mW) 11.5

量測與模擬之間結果比對，3.5 MHz 與 5.2 MHz 有頻率漂移的現象，頻率漂移推測為電感(L1)因製程漂移，使其感值略增所導致；5.2 MHz 的 S11 並不如模擬般的理想，推測為電容(Cg) 容值或電晶體開關(SW1)寄生電容略增所導致；至於線

性度為未完成的量測，也將在日後補齊量測的資料。

在文檔中應用於UWB系統與WiMax無線網路之低雜訊放大器 (頁 49-0)

四、 寬頻放大器的設計

4.2 寬頻放大器的設計及製作

4.2.3 轉正動作

4.2.3 轉正動作

4.3 寬頻放大器的設計 4.3.1 電路架構

4.3.2 輸入匹配

(

)

4.3.3 輸出匹配

4.3.4 Cascode 架構的輸出負載

4.4.1 穩定圓

4.4.2 S parameter

4.4.3 Noise Figure

4.4.4 P

4.4.5 IIP3

4.4.6 規格整理

4.4.7 與其他論文比較

此次製作的寬頻低雜訊放大器模擬結果與其他論文比較，如表 7 所示。

4.5 量測結果及結果討論

4.6 未來工作

五、多頻帶低雜訊放大器設計理論

5.1 多頻帶低雜訊放大器的基本架構

5.2 輸入匹配

5.2.1 多單頻輸入匹配

5.2.2 雙頻輸入匹配

( )

5.3.3 LC 阻抗匹配網路

5.3.4 多頻帶輸出網路

5.4.2 輸入匹配

5.4.3 輸出匹配

5.4.4 模擬結果

@

5.4.5 量測結果

四、寬頻放大器的設計