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第二章 鎖相迴路基本理論

3.7 鎖相迴路模擬結果

首 先 模 擬 一 般 型 的 迴 路 濾 波 器 所 組 合 成 之 鎖 相 迴 路 , 如 圖

3.37、圖 3.38、圖 3.39 所示。

2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48

time, usec

Vpump, V

m2

m3 m4

m1 time=

Vpump=1.679 V 25.00usec m3

time=

Vpump=1.543 V 29.80usec

m2 time=

Vpump=1.484 V 26.46usec m4

time=

Vpump=1.499 V 43.01usec

圖 3.37 電荷幫浦之輸出波型

time, usec

Freq, Hz

m6 m5 m7

m5 time=

Freq=1.280 43.90usec m6 time=

Freq=1.283 26.56usec

m7 time=

Freq=1.273 29.90usec

圖 3.38 電壓控制振盪器之輸出頻率(GHz)

sec

由圖 3.38 可知,電壓控制振盪約在 36

μ

開始收斂,而最後電

壓控制振盪器的輸出頻率,收斂在 1280MHz,此為 DAB 之本地振盪器 鎖相迴路的振盪頻率。

0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 0.50 0.55 0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.00 1.05 1.10 1.15 1.20 1.25 1.30 1.35

0.00 1.40

-90

freq, GHz

dBm(VCO)

m8

m9m10 m8 freq=

dBm(VCO)=3.846 1.280GHz

m9 freq=

dBm(VCO)=-45.351 1.270GHz m10 freq=

dBm(VCO)=-46.238 1.290GHz

圖 3.39 鎖相迴路之相位雜訊模擬結果

由圖 3.39 可知,在中心頻率 1280MHz 為 3.846dBm、1270MHz 為 -45.351dBm、1290MHz 為-46.238dBm,其中解析度為 20kHz。

接下來,則是模擬可調式迴路濾波器所組合成之鎖相迴路,如圖 3.40、圖 3.41、圖 3.42 所示。

2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48

time, usec

Vpump, V

m1

m2 m3

m4 m5

m1 time=

Vpump=1.917 V 6.601usec m3 time=

Vpump=1.566 V 9.302usec m5 time=

Vpump=1.493 V 15.10usec m4

time=

Vpump=1.492 V 44.10usec

m2 time=

Vpump=1.493 V 7.874usec

圖 3.40 電荷幫浦之輸出波型

由圖 3.40 可知,電荷幫浦約在 16

μ sec

開始收斂,而最後電荷幫 浦的輸出電壓,約收斂在 1.492。

2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48

time, usec

Freq, Hz

m6 m8 m7

m6 time=

Freq=1.280 7.874usec m8 time=

Freq=1.280 13.90usec m7

time=

Freq=1.280 43.99usec

圖 3.41 電壓控制振盪器之輸出頻率(GHz)

由圖 3.41 可知,電壓控制振盪約在 16

μ sec

開始收斂,而最後電 壓控制振盪器的輸出頻率,收斂在 1280MHz,此為 DAB 之本地振盪器 鎖相迴路的振盪頻率。

0.05 0.10 0.15 0.20 0.25 0.30 0.35 0.40 0.45 0.50 0.55 0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.00 1.05 1.10 1.15 1.20 1.25 1.30 1.35

0.00 1.40

-130

freq, GHz

dBm(VCO)

m10 m11 m9 freq=

dBm(VCO)=8.254 1.280GHz m11 freq=

dBm(VCO)=-46.442 1.290GHz m10

freq=

dBm(VCO)=-46.972 1.270GHz

圖 3.42 鎖相迴路之相位雜訊模擬結果

由圖 3.42 可知,在中心頻率 1280MHz 為 8.256dBm、1270MHz 為 -46.972dBm、1290MHz 為-46.442dBm,其中解析度為 20kHz。

最後比較圖 3.37 與圖 3.40 可知,使用一般型迴路濾波器需

第四章

結論

m

本論文以 TSMC 0.25

μ

1P5M 製程,來設計研究數位音訊廣播接

收機本地振盪器之鎖相迴路。鎖相迴路之電路包括相位/頻率偵測 器、電荷幫浦、迴路濾波器、電壓控制振盪器以及除頻器各部分。在 頻率/相位偵測器部分,本論文設計可調式迴路濾波器與改良式動態 邏輯型相位/頻率偵測器,可調式迴路濾波器是利用開關來控制迴路 濾波器,讓鎖相迴路在切換頻率時迴路濾波器的頻寬較寬,在頻率鎖 定時頻寬較窄。而改良式動態邏輯型相位/頻率偵測器只需 16 顆電晶 體即可組成,所以佔較小面積。而功率散逸只有 0.0363mW,並且回 授重置路徑比傳統式相位/頻率偵測器改善許多,由 6 個邏輯閘延遲 減少為 3 個邏輯閘延遲,再利用反相器的接法,降低相位/頻率偵測 器的寄生電容。並且可使用於高速操作。

而電荷幫浦的部分,則利用運算放大器設計負回授電路,使電荷 幫浦的充/放電流匹配,讓不匹配之充/放電流小於 1.5%以内,進而 減低突波雜訊的干擾。

電壓控制振盪器的部分,則設計互補式交錯耦合 LC-tank 電壓控

制振盪器,使電壓控制振盪器之輸出波形較為對稱、完整,並且可以 得到-101dBc/Hz@100kHz 之相位雜訊。而控制電壓範圍:0.0V~2.5V,

電壓控制振盪器輸出頻率範圍:1587MHz~1200MHz, 則是為 166MHz/V。

VCO

sec

K

整個鎖相迴路組合之後,經電路模擬,本論文所設計之鎖相迴路 可正確操作,而鎖相迴路約在 16

μ

即可鎖住。

參考文獻

[1] Maxim, A., “A 2-5GHz low jitter 0.13um CMOS PLL using a dynamic current matching charge-pump and a noise attenuating loop-filter," Custom Integrated Circuits Conference, 2004.

Proceedings of the IEEE 2004 3-6 Oct. 2004 Page(s):147-150 [2] K. Taura, et al., “A Digital Audio Broadcasting (DAB) Receiver," IEEE Transactions on Consumer Electronics, Vol.42, No, 3, pp. 322-327, August 1996.

[3] 王仲宗,數位音訊廣播接收機 L 頻帶降頻器及相關單晶射頻微 波積體電路之研製, 國立成功大學電機工程學研究所碩士論文,民 國八十七年。

[4] Yoshizawa,H.; Taniguchi,K.; Nakashi,K., “An implementation technique of dynamic CMOS circuit applicable to asynchronous/synchronous logic," Circuits and Systems, 1998.ISCAS`98.Proceedings of the 1998 IEEE International Symposium on Volume 2, 31 May-3 June 1998 Page(s):145-148vol.

2

[5] Arshak, K; Abubaker, O; Jafer, E, “Design and simulation

difference types CMOS phase frequency detector for high speed and low jitter PLL," Devices,Circuits and Systems, 2004.

Proceedings of the Fifth IEEE International Caracas Conference on Volume 1, 3-5 Nov. 2004 Page(s):188-191

[6] Kuo-Hsing Cheng; Tse-Hua Yao; Shu-Yu Jiang; Wei-Bin Yang,

“A difference detector PFD for low jitter PLL,"Electronics, Circuits and Systems,2001.ICECS 2001. The 8

th

IEEE International Conference on Volume 1, 2-5 Sept 2001 Page(s):43-46 vol.1.

[7] Johnson,T.; Fard,A.; Aberg,D., “An improved low voltage phase-frequency detector with extended frequency capability,"Circuits and Systems, 2004. MWSCAS 2004, The 2004 47

th

Midwest Symposium on Volume 1, 25-28 July 2004 Page(s):1-181-4 vol.1.

[8] Maxim,A, “A 2-5GHz low jitter 0.13/spl mu/m CMOS PLL using a dynamic current matching charge-pump and a noise attenuating loop-filter,"Custom Integrated Circuits Conference,2004. Proceedings of the IEEE 2004 3-6 Oct. 2004 Page(s):147-150

[9] Chung-Yu Wu; Chih-Yuan Hsieh; Wei-Ming Chen, “A 1-V 2.4GHz CMOS frequency synthesizer with current-match charge pump," Circuits and Systems, 2004. Proceedings. The 2004 IEEE Asia-Pacific Conference on Volume 1, 6-9 Dec. 2004 Page(s):433-436 vol. 1

[10] Kuo-Hsing Cheng ; Tse-Hua Yao ; Shu-Yu Jiang ; Wei-Bin Yang,“A difference detector PFD for low jitter PLL,"Electronics, Circuits and Systems, 2001. ICECS 2001. The 8

th

IEEE International Conference on Volume 1, 2-5 Sept. 2001 Page(s):43-46 vol.1

[11] Geum-Young Task; Seok-Bong Hyun; Tae Youny Kang; Byoung Gun Choi; Seong Su Park, “A 6.3-9GHz CMOS fast settling PLL for MB-OFDM UWB applications," Solid-state Circuits, IEEE Journal of Volume 40, Issue 8, Aug. 2005 Page(s):1671-1679 [12] Chien-Ping Chou; Zhi-Ming Lin; Jun-Da Chen, “A double-edge-checking phase-frequency-detector with 4.78GHz operating frquencies," Circuits and Systems,2004.Proceedings.

The 2004 IEEE Asia-Pacific Conference on Volume 2, 6-9 Dec.

20004 Page(s):937-940 vol.2

[13] Johnson, T.; Fard, A.; Aber, D,“An Improved Low Voltage Phase-Frequency Detector with Extended Frequency Capability,"Circuits and Systems, 2004. MWSCAS `04 .The 2004 47

th

Midwest Symposium on Volume 1, 25-28 July 2004 Page(s):

1-181-4 vol.1

[14] 王嘉仁,應用於數位電視寬頻調諧器及數位音訊廣播接收機之 CMOS 頻率合成器的設計研究, 國立成功大學電機工程學研究所碩士 論文,民國九十二年。

[15] 吳重雨, 類比積體電路(一), 交通大學, 台灣, 2003

[16] Te-Hsien Hsu,“A Low Spurious Tones of 5-GHz CMOS Frequency Synthesizer with New Current-Match Charge Pump, " National Chiao Tung University, 2004.

[17] W.-H. Lee, J.-D. Cho, S.-D. Lee,“A High Speed and Low Power Phase-Frequency Detector and Charge-pump,"Design Automation Conference, 1999 Proceedings of the ASP-DAC

`99 .Asia and South Pacific, vol.1,pp.269-272,1999.

[18] Behzad Razavi,“Design of Analog CMOS Integrated Circuits, " McGraw-Hill, 2001.

[19] Houng-Liang Pan, “Design of CMOS RF Synthesizer for 802.11a," National Chiao Tung University, 2003.

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