除頻器

第二章鎖相迴路基本理論

2.7 除頻器

除頻器的基本架構有整數除 N (Integer-N) 以及小數除 N (Fractional-N)兩種。這兩種架構最大的不同是在於除頻器數目與參考頻率的選擇。整數除架構的除頻器可利用簡單的 D 型正反器 (D-Flip-Flop)來實現，使得鎖相迴路的輸出頻率為參考頻率的整數倍。而整數除 N 除頻器的架構在實現上較簡單，但參考頻率卻會受限於頻道的寬度(Channel Spacing)，使得迴路的頻寬較窄，並且對電壓控制振盪器的相位干擾雜訊抑制能力較差以及所需的定位時間 (Settling Time)較長。

而相對的，在小數除架構的除頻器，其參考頻率則不受限於頻道的寬度，且解析度較好，而較大的迴路頻寬也得到較好的電壓控制振盪器對相位干擾雜訊抑制能力，所需的定位時間亦較短，但是所需付出的代價，則是電路的複雜度也相對的提高很多。

第三章

L 頻帶鎖相迴路本地振盪器之設計

3.1 前言

本論文設計可調式迴路濾波器與改良式動態邏輯型相位/頻率偵測器，並且參閱相關研究與資料，參考各相關的電路設計之優缺點，

設計電流匹配電荷幫浦、互補式交錯耦合 LC-tank 電壓控制振盪器以及除頻器之元件。並局部修改電路，以符合系統之要求。最後利用各元件組成完整的本地振盪器之鎖相迴路。

L-Band 數位廣播接收機的射頻模組結構如圖 3.1 所示，其中數位音訊廣播的射頻訊號，經由天線接收進來後，經過混波器的作用降至第一中頻，然後再經過 VHF 頻帶頻率合成器來做選台的功能，最後降至第二中頻，而在兩次的降頻過程中，為了避免在降頻的過程裡，

接收機的正交碼分頻多工 (Orthogonal Frequency Division Multiplexing : OFDM)之多工調變訊號，受到本地振盪器訊號雜訊的干擾而失真，所以需要有穩定的本地振盪器之訊號源。

圖 3.1 L-Band 數位廣播接收機的射頻模組

3.2 改良式相位/頻率偵測器設計與比較

傳統的相位/頻率偵測器電路如圖 3.2 所示，是由四個閂鎖 (Latch)、一個四輸入之反及閘電路(NAND Gate)以及八個反相器電路 (Invert)所組成。

圖 3.2 傳統閂鎖式相位/頻率偵測器[12]

其中四組閂鎖可以暫存輸入訊號與輸出訊號的相位/頻率差，而四輸入之反及閘則可重置(Reset)

UP

、

DOWN

的輸出訊號。

然而傳統閂鎖式相位/頻率偵測器有幾個缺點，傳統閂鎖式相位/

頻率偵測器會有較大的死帶(Dead Zone)如圖 3.3 所示，因而導致鎖相迴路在鎖定狀態時會產生較大的時基誤差(Jitter)。

圖 3.3 (a)無死帶(b)具有死帶

由於傳統閂鎖式相位/頻率偵測器是六十顆電晶體所組成，並且其內部節點電壓未推至

V

或拉到地，因此功率散逸會較大。再加上操作的最高頻率由重置負回授路徑所決定，其負回授路徑需經過六個邏輯閘的延遲(如圖 3.2 所示)，所以該負回授路徑限制住傳統閂鎖式相位/頻率偵測器的速度。

DD

傳統閂鎖式相位/頻率偵測器模擬結果如圖 3.4、圖 3.5 所示。

249.208 249.417 249.625 249.833 250.042 250.250 250.458 250.667 250.875 251.083 251.292 251.500 251.708

249.000 251.917

0.0

time, nsec

clk, V

m1

down, V

m2 m3

m1 time=

clk=3.300 250.0nsec

m2 time=

down=-0.011 250.3nsec

m3 time=

down=0.004 250.9nsec

圖 3.4 輸入端無相位差之傳統閂鎖式相位/頻率偵測器暫態響應圖

245.5 246.0 246.5 247.0 247.5 248.0 248.5 249.0 249.5 250.0 250.5 251.0 251.5 252.0 252.5 253.0 253.5 254.0 254.5

245.0 255.0

0.0

time, nsec

up, V

m2

refclk, V

m1

m1 time=

ref clk=3.300 V 250.0nsec

m2 time=

up=3.285 V 250.9nsec

圖 3.5 輸入端有相位差之傳統閂鎖式相位/頻率偵測器暫態響應圖

利用步階訊號來模擬電路的暫態響應，由圖 3.4、圖 3.5 模擬結果可知道，傳統閂鎖式相位/頻率偵測器在 0.3nsec 時，電路才有反

應，而電路完成整個動作則共需 0.9nsec，因為傳統閂鎖式相位/頻率偵測器共有六個邏輯閘延遲(如圖 3.2 所示)，所以速度較慢。

為了提高效能，因而有論文提出使用動態邏輯型相位/頻率偵測器(Dynamic Logic Phase-Frequency Detector)如圖 3.6 所示，因為重置回授路徑的縮短，使得相位/頻率偵測器的效能得以提昇。

圖 3.6 動態邏輯型相位/頻率偵測器[13]

動態邏輯型相位/頻率偵測器之電路模擬結果如圖 3.7、圖 3.8 所示。

349.08 349.17 349.25 349.33 349.42 349.50 349.58 349.67 349.75 349.83 349.92 350.00 350.08 350.17 350.25 350.33 350.42 350.50 350.58 350.67 350.75 350.83 350.92

349.00 351.00

0.0

time, nsec

clk, V

m1

down, V

m2 m3

m1 time=

clk=3.300 V 350.0nsec

m2 time=

down=-18.17mV 350.1nsec m3

time=

down=6.592mV 350.7nsec

圖 3.7 輸入端無相位差之動態邏輯型相位/頻率偵測器暫態響應圖

349.09 349.17 349.26 349.35 349.43 349.52 349.61 349.70 349.78 349.87 349.96 350.04 350.13 350.22 350.30 350.39 350.48 350.57 350.65 350.74 350.83 350.91

349.00 351.00

0.0

time, nsec

clk, V

m2

down, V

m1

m1 time=

down=3.275 V 350.4nsec m2 time=

clk=3.300 V 350.0nsec

圖 3.8 輸入端有相位差之動態邏輯型相位/頻率偵測器暫態響應圖

利用步階訊號來模擬電路的暫態響應，由圖 3.7、圖 3.8 模擬結果可知道，動態邏輯型相位/頻率偵測器在 0.1nsec 時，電路即有反應，而在無相位差時電路完成整個動作需 0.7nsec，有相位差時電路完成整個動作需 0.4nsec，因為動態邏輯型相位/頻率偵測器共有四

個邏輯閘延遲，所以速度較傳統閂鎖式相位/頻率偵測器來的快，並且所需使用之電晶體較少，因而面積較小，功率散逸也較低。

而提出一改良式的動態邏輯型相位/頻率相位偵測器(Dynamic Logic Phase-Frequency Detector)之電路(如圖 3.9 所示)，來改進其效能。

圖 3.9 改良式的動態邏輯型相位/頻率偵測器

改良式的動態邏輯型相位/頻率偵測器，不僅減少了使用的邏輯閘數目，並且降低了功率散逸，以及減輕了 fan-in、fan-out 的負載效應問題(Loading Effect)，更因為電晶體的閘極延遲(Gate Delay) 所造成的回授重置路徑延遲，也因此所需經過的電晶體個數變少，而

得以獲得減短，使得相位/頻率偵測器的速度得以提高。圖 3.10、圖 3.11 為其模擬結果。需注意的是改良式的動態邏輯型相位/頻率偵測器為正緣觸發電路(Positive Edge Triggered Circuit)。

299.08 299.15 299.23 299.31299.38 299.46 299.54 299.62299.69 299.77 299.85299.92 300.00 300.08300.15 300.23 300.31 300.38 300.46 300.54300.62 300.69 300.77300.85 300.92

299.00 301.00

0.0

time, nsec

m1

clk, Vdown, V

m2 m1

time=

clk=3.300 V 300.0nsec

m2 time=

down=21.30mV 300.4nsec

圖 3.10 輸入端無相位差之改良式的動態邏輯型相位/頻率偵測器暫態響應圖

299.08 299.15 299.23 299.31299.38 299.46 299.54 299.62299.69 299.77 299.85299.92 300.00 300.08300.15 300.23 300.31 300.38 300.46 300.54300.62 300.69 300.77300.85 300.92

299.00 301.00

0.0

time, nsec

m1 m2

m1 time=

clk=3.300 300.0nsec

clk, Vdown, V

m2 time=

down=3.292 V 300.3nsec

圖 3.11 輸入端有相位差之改良式的動態邏輯型相位/頻率偵測器暫態響應圖

利用步階訊號來模擬電路的暫態響應，由圖 3.10、圖 3.11 模擬結果可知道，改良式動態邏輯型相位/頻率偵測器在 0nsec 時，電路即有反應，而在無相位差時電路完成整個動作需 0.4nsec，有相位差時電路完成整個動作需 0.3nsec，因為改良式動態邏輯型相位/頻率偵測器共有三個邏輯閘延遲，所以速度較傳統閂鎖式相位/頻率偵測

匹配(Current Mismatch)之效應，而影響鎖相迴路的穩定性。所以在相位/頻率偵測器中加入突波消除電路(如圖 3.12 所示)，圖 3.13、

圖 3.14 為其電路模擬結果。

圖 3.12 突波消除電路[14]

80 100 120 140 160 180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500 520 540 560 580

60 600

0.0 0.5 1.0 1.5 2.0 2.5 3.0

-0.5 3.5

time, nsec

up, V

圖 3.13 無突波消除電路

80 100 120 140 160 180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500 520 540 560 580

60 600

-40 -20 0 20 40 60 80

-60 100

time, nsec

up, mV

圖 3.14 具有突波消除電路

由圖 3.13、圖 3.14 模擬結果可知道，突波由 3.3V 降至 70mV，

所以突波雜訊干擾，可大幅減輕，避免影響鎖相迴路的穩定性。

3.3 電荷幫浦設計與充/放電流匹配

在電荷幫浦的設計上，必須要考慮充/放電時，電荷幫浦的充/

放電之匹配性，否則在整個鎖相迴路的頻率輸出結果，相位雜訊 (Phase Noise)表現上將產生突波的現象，而在時間域則是在電荷幫浦的輸出電壓，會出現漣波(Ripple)現象如圖 3.15 所示。

V

Δ I

圖 3.15 漣波現象[15]

由於、的不匹配，因而產生

I ₁ I ₂ Δ I

對電容進行充/放電，使得發生漣波現象。而一般之電荷幫浦、電流，只有當

C p

control

V I ₁ I ₂

2 V _control = V ^dd

1 2

時，才會使得 = (如圖 3.16 所示)。因此，要改善電荷幫浦的充/

放電流匹配性，則須在電荷幫浦中的參考電流源以及充/放電流路徑間，以回授電路作回授補償的修正，如圖 3.17 所示。

I I

圖 3.16 (a)電荷幫浦 (b)當

2 V _control = V ^dd

時 = [15]

I ₁ I ₂

圖 3.17 電流匹配之電荷幫浦[15]

由於回授路徑的作用，所以使得 = ，而當 = 時，則

= 、 = ，又因 = = ，所以我們可以得到 = = = = ，故電荷幫浦的充/放電流為匹配。圖 3.18 為其特徵圖，圖 3.21、圖

trace

V V _crtl V _trace V _crtl

1 3 2 4 1 2 ch 1 2 ch 3 4

I I I I I I I I I I I I

3.22 為模擬結果。

(a) (b)

圖 3.18 (a)無負回授電荷幫浦(b)具有負回授電荷幫浦[14]

由圖 3.18(a)與圖 3.18(b) 比較可知，當有負回授電路時，可使電荷幫浦的充/放電流匹配，但相對的當無負回授電路時，則只有當

2 V _pump = V ^dd

時，才會充/放電流匹配，而

2 V _pump ≠ V ^dd

時，則充/放電流完全

不匹配。

而當電荷幫浦電流未匹配時，所造成之非理想效應，如圖 3.19、

圖 3.20 所示。故需將電荷幫浦予於電流匹配，以降低其非理想之效應。

圖 3.19 具有相位差時之非理想效應[16]

圖 3.20 無相位差時之非理想效應[16]

由圖 3.19 與圖 3.20 可知，當充/放電流、未匹配時，會在

V

產生漣波之非理想效應。

I up I _dn

ctrl

40 60 80 100 120 140 160 180 200 220 240 260 280 300 320 340360 380400 420 440 460 480 500 520 540 560 580 600 620 640 660 680700 720 740 760 780

time, nsec

TRAN.DOWN, V

40 60 80 100120 140 160180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500520 540 560580 600 620 640 660 680700 720 740 760 780

time, nsec

Idown.i, uA

40 60 80 100 120 140 160 180 200 220 240 260 280 300 320340 360 380400 420 440 460 480 500 520 540 560 580 600 620 640 660 680700 720 740 760 780

time, nsec

TRAN.UP, V

40 60 80 100120 140 160180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500520 540 560580 600 620 640 660 680700 720 740 760 780

time, nsec

TRAN.Ipump.i, uA

40 60 80 100 120 140 160 180 200 220 240 260 280 300 320340 360 380400 420 440 460 480 500 520 540 560 580 600 620 640 660 680700 720 740 760 780

time, nsec

Vpump, mV

圖 3.21 具有相位差時電荷幫浦電路模擬

time, nsec

TRAN.DOWN, V

40 60 80 100120 140 160180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500520 540 560580 600 620 640 660 680700 720 740 760 780

time, nsec

Idown.i, uA

40 60 80 100 120 140 160 180 200 220 240 260 280 300 320340 360 380400 420 440 460 480 500 520 540 560 580 600 620 640 660 680700 720 740 760 780

time, nsec

TRAN.UP, V

40 60 80 100120 140 160180 200 220 240 260 280 300 320 340 360 380 400 420 440 460 480 500520 540 560580 600 620 640 660 680700 720 740 760 780

time, nsec

TRAN.Ipump.i, uA

40 60 80 100 120140 160 180 200 220 240260 280300 320 340 360 380 400420 440 460 480 500 520 540 560 580 600620 640 660 680 700 720 740 760 780

time, nsec

Vpump, mV

m1

m2

m1 time=

Vpump=804.7mV 431.8nsec m2 time=

Vpump=804.9mV 552.5nsec

圖 3.22 無相位差時電荷幫浦電路模擬

由圖 3.22 可知，當無相位差時，由不匹配的充/放電流所產生的

V _pump

，約為 0.2mV，並且電荷幫浦的不匹配性<1.5%。

3.4 迴路濾波器設計

使用 NS 所提供的鎖相迴路之迴路濾波器設計軟體，設定其參數，迴路濾波頻寬(Loop Filter Bandwidth)為 100KHz，相位邊界 (Phase Margin)為，而電壓控制振盪器的靈敏度為 166MHz/V，所以可以得到迴路濾波器各元件的數值，如圖 3.23 所示。圖 3.24 為迴路濾波器響應圖。

56 °

圖 3.23 迴路濾波器

由於迴路慮波器影響整個鎖相迴路相當大，所以設計一個可調式的迴路濾波器，來改進鎖相迴路的效能，如圖 3.24 所示。

圖 3.24 可調式迴路濾波器

3.5 互補式交錯耦合LC-tank電壓控制振盪器設計

以 LC-tank 電壓控制振盪器而言，其相位雜訊較環型振盪器要來的低，但頻率可調範圍也較小，且容易受到製程的影響，而產生可調範圍的偏移。而為了相位雜訊的考量，所以決定採用 LC-tank 的架構。

圖 3.25 為互補式交錯耦合(Complementary Cross-Coupled Pair) LC-tank 電壓控制振盪器，上半部的兩個 PMOS 電晶體，是為了隔離供應電源對振盪器的干擾，並且使得輸出振盪頻率有較為對稱與完整的訊號，避免了下半部兩個 NMOS 電晶體的汲極接面電容，受到供應電壓干擾，但也增加了寄生電容。同時因 Complementary Cross-Coupled Pair 具有較大的轉導，使得電晶體有較快速的切換，

而輸出電壓波形(如圖 3.26 所示)的上升時間(Rise-Time)以及下降時間 (Fall-Time) 也較為對稱，而較對稱的波形亦有較低的

₃

f 1

Noise Corner Frequency，因而具有較低的相位雜訊:-101dBc/Hz @ 100KHz (如圖 3.27 所示)。而振盪頻率範圍為 1220MHz～1587MHz、

控制電壓範圍為 0.0V～2.5V(如圖 3.28 所示)。

圖 3.25 互補式交錯耦合電壓控制振盪器[14]

time, nsec

V180, V

m1

Vout, V

m2 m1 time=

V180=1.117 V 10.81nsec

m2 time=

Vout=-768.2mV 10.79nsec

圖 3.26 電壓控制振盪器輸出波形

1E4 1E5

1E3 1E6

-170

noisefreq, Hz

anmx, dBcpnmx, dBc

m1 m1noisef req=

pnmx=-101.0 dBc100.0kHz

圖 3.27 相位雜訊模擬

Control Voltage (V)

Fr equency (G H z)

圖 3.28 控制電壓對振盪頻率

由圖 3.26 可發現，電壓控制振盪器的 DC 準位並非

2 V _DD

，且其

振幅大小並非全擺幅(Full Swing)，所以需在除頻器的輸入端加入一個前置緩衝放大器(如圖 3.29 所示)，使得訊號可以放大並且調整 DC 準位(如圖 3.30 所示)。

圖 3.29 前置緩衝放大器[14]

time, nsec

Vout, V

m1

m2 m1

time=

Vout=3.278 V 10.37nsec

m2 time=

Vout=-8.668mV 10.75nsec

圖 3.30 前置緩衝放大器輸出波形

由圖 3.26 與圖 3.30 比較可知，加了前置緩衝放大器後可得到全擺幅之波形(3.3V)，並且得到 DC 準位為

2 V _DD

。

3.6 除頻器設計

除頻器這裡使用閂鎖對(Latch Pair)來作 D 型閂鎖(D-Latch)(如

圖 3.31 所示 ) ， D 型閂鎖是由雙反相器和兩個 CMOS 傳輸閘 (Transmission Gate)所組成，其電路操作方式如圖 3.32 所示。然後由兩個 CMOS 閂鎖來組成一個 CMOS 邊緣觸發主僕式 D 型正反器(Edge

在文檔中數位音訊廣播接收機本地振盪器鎖相迴路之設計與模擬分析 (頁 39-0)

第二章 鎖相迴路基本理論

2.7 除頻器

第三章

L 頻帶鎖相迴路本地振盪器之設計

3.1 前言

3.2 改良式相位/頻率偵測器設計與比較

UP

DOWN

V

DD

time, nsec

m1

m2 m3

m1 time=

clk=3.300 250.0nsec

m2 time=

down=-0.011 250.3nsec

m3 time=

down=0.004 250.9nsec

time, nsec

m2

m1

m1 time=

ref clk=3.300 V 250.0nsec

m2 time=

up=3.285 V 250.9nsec

m1

m2 m3

m1 time=

clk=3.300 V 350.0nsec

m2 time=

down=-18.17mV 350.1nsec m3

time=

down=6.592mV 350.7nsec

time, nsec

m2

m1

m1 time=

down=3.275 V 350.4nsec m2 time=

clk=3.300 V 350.0nsec

m1

m2 m1

time=

clk=3.300 V 300.0nsec

m2 time=

down=21.30mV 300.4nsec

m1 m2

m1 time=

clk=3.300 300.0nsec

m2 time=

down=3.292 V 300.3nsec

3.3 電荷幫浦設計與充/放電流匹配

V

V

Δ I

I 1 I 2 Δ I

C p

control

V I 1 I 2

2 V control = V dd

1 2

I I

2

V control = V dd

I 1 I 2

trace

V V crtl V trace V crtl

1 3 2 4 1 2 ch 1 2 ch 3 4

I I I I I I I I I I I I

(a) (b)

2

V pump = V dd

2

V pump ≠ V dd

V

I up I dn

ctrl

m1

m2

第二章鎖相迴路基本理論

I ₁ I ₂ Δ I

V I ₁ I ₂

2 V _control = V ^dd

V _control = V ^dd

I ₁ I ₂

V V _crtl V _trace V _crtl

V _pump = V ^dd

V _pump ≠ V ^dd

I up I _dn

V _pump

3.5 互補式交錯耦合LC-tank電壓控制振盪器設計

₃

V _DD

V _DD