5-1 幾何平均電路
為了考量電路的複雜度與結果的準確度，以及超過兩個輸入的幾 何平均電路並無人提出過，在這理我們選用三個輸入的幾何平均電路 做電路的佈局與下線，三個輸入的幾何平均電路的電路佈局如圖5.1。
圖 5.1 三個輸入的幾何平均電路的核心電路佈局圖
本設計有參與國家晶片系統設計中心(CIC)的TSMC 0.35um
輸入腳位一個輸出腳位另外加上兩個VDD和兩個VSS，總共需要八個 PAD，為PAD Limit，考量到空區域位置較多曾嘗試過各種PAD的擺 放方式，但是因Design Rule中的POLY面積必須要占全部區域的 14%，經計算及測試各種PAD的排列方式，結果以正方形的排列方式 為最小面積又可滿足Design Rule，故採用正方形的PAD排列方式，如 圖5.2。
圖5.2 幾何平均電路下線晶片佈局圖
當輸入電流 、 皆為50μA輸入電流 輸入範圍從35μA至 95μA時，此時的先前佈局模擬(Pre-layout Simulation)輸出電流、後佈 局模擬(Post-layout Simulation)輸出電流、與Real Iout電流
2
Ix Ix3 Ix1
3 1 3 2
1 )
(x x x
Is× × × ，其結果比較圖如圖5.3。
圖 5.3 三個輸入的幾何平均電路後佈局模擬比較圖
幾何平均電路後佈局模擬之相對誤差，如圖5.14。
圖5.4 三個輸入的幾何平均電路後佈局模擬之相對誤差
圖5.5 為幾何平均電路後佈局模擬於製程變異(TT、FF、FS、SF、 SS)時之模擬圖。
圖5.5 幾何平均電路製程變異模擬
圖5.6 為幾何平均電路後佈局模擬於電壓變動(±10%)之模擬圖。
圖5.6 幾何平均電路電壓變異模擬
5-2 伽瑪校正電路
本設計有參與國家晶片系統設計中心(CIC)的TSMC 0.35um Mixed Signal Polycide Process前瞻性晶片製成，我們下線所使用的電 路是經過修正之後的伽瑪校正電路，圖5.7 為伽瑪校正核心電路佈局 圖。
圖 5.7 伽瑪校正電路核心佈局圖
我們的伽瑪校正電路需要用到兩個輸入及一個輸出，總共至少需 要七個PAD，為 PAD limit，也考量過空區域所佔位置稍多，曾嘗試 過讓PAD 有不同的排列方式，以減少沒有利用之面積比例，但是卻 會違反Design Rule 中的POLY面積必須佔全部區域之14%，在不違
反Design Rule 的前提下，幾經計算與測試，以類似下圖的正方形的
排列方式，可達到最小面積又可符合Design Rule，故採用如圖5.8 此 種PAD 的排列方式，I/O PAD則是使用台積電(TSMC)所提供的I/O PAD。
圖5.8 伽瑪校正電路下線晶片佈局圖
當γ =2時，先前佈局模擬(Pre-layout simulation)、後佈局模擬 (Post-layout simulation)，與理想電流輸出Iout =Iw×x1γ (Real Iout)電流 之比較圖如圖5.9。
圖 5.9 γ =2伽瑪校正電路後佈局模擬比較圖
當γ =2時伽瑪校正電路後佈局模擬之相對誤差，如圖5.10。
圖5.10 γ =2伽瑪校正電路後佈局模擬之相對誤差
當γ =3.5時，先伽瑪校正電路前佈局模擬(Pre-layout simulation)、 後佈局模擬(Post-layout simulation)，與理想電流輸出Iout =Iw×x1γ (Real Iout)電流之比較圖如圖5.11。
圖5.11 γ =3.5伽瑪校正電路後佈局模擬比較圖
當γ =3.5時伽瑪校正電路後佈局模擬之相對誤差，如圖5.12。
圖5.12 γ =3.5伽瑪校正電路後佈局模擬之相對誤差
圖5.13為伽瑪校正電路後佈局模擬於製程變異(TT、FF、FS、SF、 SS) ，當γ =2時之模擬圖。
圖5.13 伽瑪校正電路製程變異模擬
圖5.14為伽瑪校正電路後佈局模擬於電壓變動(±10%)，當γ =2 之模擬圖。
圖5.14 伽瑪校正電路電壓變異模擬
第六章 結論
本論文是使用CMOS 在電流模式下來設計幾何平均電路與伽瑪 校正電路，主要是使用二階的泰勒展開式來逼近對數函數與指數函 數，並使用一個平方電路，來設計出對數電路與指數電路，並使用對 數電路的壓縮與指數電路解壓縮，在Log-Domain 上做運算，利用在
Log-Domain 運算的特性來設計出本論文所介紹的幾何平均與伽瑪校
正電路。
本論文所提出的幾何平均電路，可設計出多個輸入的幾何平均電 路，在我們的模擬中，當輸入範圍為35μA 至95μA 時，至少可以設
計出擁有五個輸入的幾何平均電路，並且相對誤差在 之內。以及
本論文也提出了伽瑪校正電路，我們提出的伽瑪校正電路與一般的設 計不同的是，我們是使用COMS 在電流模式下的類比電路設計，與 一般的數位伽瑪校正電路相比，我們提出的伽瑪校正電路，消耗功率 極小、速度快、無須經過A/D 或D/A轉換、有較大的伽瑪值輸入範 圍以及所占晶片面積極小，只需15個電晶體就可完成，可以有效製 作SOC的應用。
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