電路模擬分析與討論

4. 1 介紹

本章電路模擬採用 TSMC 0.35μm 2P4M CMOS 製程技術設計且提供電壓

（ ）為3.3V，針對 D 類功率放大器之積體電路做模擬分析與討論。其分節 的方式為積體電路（IC）之內部應用電路，外接和模擬用電路，和 D 類功率放 大器電路的性能及不同調變方式之模擬比較。

VDD

4. 2 內部應用電路設計

4. 2. 1 運算放大器（Operational Amplifier）

運算放大器又稱為 OP，在這裡當作積分器用，也有人稱之為前置放大器（Pre Amplifier）或是誤差放大器（Error Amplifier）。從第 3. 2. 2 節中得知，所要設計 的OP 必須直流增益大，儘可能使轉換函數（3. 4 式）不受 OP 影響，進而得到

（3. 5）式；再由第 3. 2. 1 節知，此積分器輸出訊號的頻率包含了音頻和三角波 頻率，訊號如圖 3－4 所示，架構在圖 3－3，輸出訊號為 ；為了讓鋸齒波之 上升與下降訊號不受OP 之延遲率（Slew－Rate）影響，SR 值必須大於鋸齒波之 斜率。

'

Vin

結合上述結論，可知所要設計的 OP，最重要在於增益和延遲率，因此，我 所定的規格如下：1. 直流電壓增益約 10K（80dB），在約 250KHz 時，增益不可 衰減至零；此外，相位邊界Phase Margin（PM）要大於 ，也就是大小響應之

增益值為零時，所對應的相角響應必須小於 ，目的是避免在閉迴路下，訊

號發生振盪。2. 延遲率（SR）的限制：積分器的輸出訊號上有鋸齒波的產生，

是由於將PWM 訊號從輸出端回授積分器所致，其頻率和三角波一致，不過，鋸 齒波的斜率沒有三角波來的大，但是每一週期之斜率皆不一樣，故為了確保每一

60o

120o

個鋸齒波都不受延遲率的影響，就統一以延遲率大於三角波斜率值來設計，也就 是延遲率為SR > 0.5V μsec。

下圖 4－1 為自偏壓互補摺疊串接運算放大器Self-biased complementary folded cascade operational amplifier（SBCFC），為了要增加輸入電壓擺幅的一個 互補用摺疊串接兩個N通道（ 和 ) 並且使用並聯連接的P通道（ 和

）差動輸入對。電晶體 和 是差動輸入的電流源。

M

1

M3

M

2

M₃a

M

₁a

M₂a

圖 4－1. 自偏壓互補摺疊串接運算放大器

圖 4－2. 電流鏡可提高輸出電阻

這些電晶體用 M4、M6、M8 和 M10 是自給偏壓。重要的低頻增益是串接電流 鏡 M4-M7 和 M8-M11 的結果。增益是

A_V0 = g_mTR_o （4. 1）

g

mT是輸入級的總跨電導

g_mT = g_m2 + g_m2a （4. 2）

而且是研究 M7 和 M9 汲極的小訊號輸出電阻

Ro =

(

gm₇rd₅gm₅

) (

gm₉rd₁₁gm₁₁

)

（4. 3）

在（4. 2）和（4. 3） 和 是電晶體的跨電導和輸出電阻。頻率補償被負載電 容 達成。

gmi r_di

C

L

低頻增益能被提升技術的增益提高。依照圖 4－2 所示的想法將藉由使用回 授放大器提高串接電流鏡輸出電阻使 M11 的汲極－源極電壓保持儘可能穩定 的。圖 4－2 所示的方法提議在[39] 回授放大器由共源極放大器了解 的組 成地方。

4

Ma

R

_o9

≈ g

_m9

g

_m4

r

_d9

r

_d11

r

_da4 （4. 4）

圖 4－3 為運算放大器的頻率響應，包含各種製程conner的大小響應與相位 響應，其一般（TT）直流增益為83.7dB，在250KHz時，仍有34.4dB；大小響應 0dB時的相角約為96.3度，PM = 83.7度；其各種corner中，直流增益最差情形發 生在FF項，為81.3dB，而且其相位也是最差，為98.6度，PM ＝ 81.4度，全都有 大於60度，而在250KHz時，最差的corner為30dB左右，增益皆沒有減至零。

圖 4－3. OP增益大小

圖 4－4. OP相位大小

若要看延遲率（SR），則把 和 連接在一起，然後在 輸入方波，看 輸出波形，模擬結果如下圖 4－5 所示，同樣包含各種製程corner， 輸入方波，

輸出波形，皆有上升和下降的延遲時間，取其斜率即為SR值；上升和下降的 SR值皆不可小於0.5（

Vo V_i⁻ V_i⁺ V_o

+

Vi

Vo

s

V μ ），而模擬所得一般情形（TT）的上升時間為SR = 4.01V/us，且下降延遲時間的SR = 4.73V/us。至於最差的情形發生在SS，得到上 升延遲時間的

SR = 53 3 . V μ s

，且下降時間的

SR = 04 5 . V μ s

，最好的情況 是發生在FF；以上各製程corner皆符合不可小於0.5（V μs）的條件。表 4－1 為 誤差放大器模擬結果規格。

圖 4－5. OP延遲率

Gain 83.7dB Phase margin 83.7°

3dB-bandwidth 1.1692KHz Unity-gain bandwidth 13.173MHz

Slew rate up/down 4.01V/us 4.73V/us

CMRR 90.4dB PSRR 103dB settling time 3.01 us

Input Common Mode Range 2.791V power dissipation 0.9022mW

CL 20pF 表 4－1. 運算放大器之規格（TT.）

4. 2. 2 遲滯比較器（Hysteresis Comparator）

速度是比較器中相當重要的特性。決定比較器速度的兩個特性為傳輸延遲時 間和單位增益，另外輸入抵補電壓的大小也是所要探討的重點之一。傳輸延遲時 間的大小是輸入訊號與輸出訊號的差異量所決定的，而單位增益的大小與比較器 的速度有著很大的關係。在本論文中比較器將被設計成具有高速度比較的功能，

與最佳化晶片面積和功率消耗。圖 4－6 為一個比較器之基本架構和比較器之轉 換曲線，利用這兩個圖正好清楚地說明了比較器的工作狀態。

架構的不協調(device and component mismatch)，基本上輸入抵補電壓能容許的範 圍在5mV到20mV，如果輸入抵補電壓太大的話，將會使整個電路失去其功能。

圖 4－8 為輸入抵補電壓對差動比較器之影響。

圖 4－8. 輸入抵補電壓對差動比較器之影響

比較器的傳輸延遲時間計算方法為，在輸入端輸入一個訊號，然後輸出端可 得到另一個訊號，再將兩者放在時間軸上比較其差異，我們可從圖 4－9 很清楚 地了解，其中

t

_P 就是訊號在比較器中傳輸所延遲的時間。

圖 4－9. 比較器之時間響應

因為比較器時常被放置在一個吵鬧的環境裡，卻必須偵測輸入訊號間差異而 作出正確地判斷，所以需要對於比較器的轉換曲線作一番修正，以適應於各種環 境，即使是在非常吵鬧的環境，比較器也能正確無誤地運作。因此遲滯現象是比 較器相當重要的特性之一。圖 4－10 是比較器之遲滯曲線，其中VTRP+為正膝 點電壓(positive trip point)、VTRP-為負膝點電壓(negative trip point)。當輸入電壓 從負到正時，直到達到VTRP+，輸出電壓才會轉態(Low→High)；當輸入電壓從

正到負時，直到達到VTRP-，輸出電壓也才會轉態(High→Low)。

圖 4－10. 比較器遲滯轉換曲線

另外圖 4－11(a) 正說明了比較器的輸入有雜訊時，當沒有遲滯現象的比較 器的輸出結果仍然帶有雜訊和不規律，而圖 4－11(b) 則表示有遲滯現象的比較 器的輸出結果則是清楚而有規律，為了能適應各種環境，比較器的遲滯現象是需 要的。

圖 4－11. (a)有雜訊輸入之無遲滯現象的比較器響應 (b)有雜訊輸入之有遲滯現象的比較器響應

本論文所設計的比較器電路可大概分為三個部分：1. 自我偏壓參考電壓 源；2. 輸入級為一個P型差動放大電路；3. 輸出級為一個Push-pull互補型金氧半 (CMOS)反相器。在參考了“CMOS Analog Circuit Design”這本書的做法[40]，加 入兩個gate-drain connection的電晶體來提升電路的遲滯現象。圖 4－12(a) 為P通 道差動輸入比較器在 Vn 小於零和 M1 接地時的狀態，因而造成 M1 off 和 M2 on，進一步造成 M3、M10 off 和 M4、M11 on，i5 所有電流都流入 M2 和 M4，所以輸出為low。圖 4－12(b) 當 Vn 大於零和 M1 接地時的狀態，因而 造成 M1 on 和 M2 off，進一步造成 M3、M10 on 和 M4、M11 off，i5 所有電 流都流入 M1 和 M3，所以輸出為high。

圖 4－12. (a)P通道差動輸入比較器在Vn小於零和M1接地時的狀態 (b)P通道差動輸入比較器在Vn大於零和M1接地時的狀態

偏壓電路為能自我偏壓gm電壓參考電路(Self-Biasing MOST gm Voltage Reference Circuit) [41]，如圖 4－13 所示，其優點在於電阻值一但固定以後，則 M1的gm不會受到溫度和供應電壓的改變而有所變化。

利用一個Push-Pull CMOS 反相器作為輸出級，其優點在於能提供電路較高 的電壓增益和較好的輸出擺幅範圍(Output Swing Range)，這兩項優點對於設計高 速比較器而言，有很大的幫助。

圖 4－13. 自我偏壓gm 電壓參考電路

上述詳細地討論及分析比較器的各個區塊後，以下是比較器的整體電路與其 各項特性模擬的結果。比較器的兩個輸入端分別為Vp、Vn，輸出端為Vout，由 於D類功率放大器的設計架構之直流準位必須為

2 VDD

，所以由模擬圖 4－15 所 示，可以看出遲滯區間的中心點為1.65V，其區間設計在30mV。圖 4－16 為比 較器的頻率響應模擬，其表 4－2 為比較器模擬結果規格。

圖 4－14. 遲滯比較器電路

圖 4－15. 遲滯曲線

圖 4－16. 比較器頻率響應

Gain 103dB Phase margin 88.3°

3dB-bandwidth 1.15MHz Unity-gain bandwidth 980MHz

Offset voltage 1.65mV

CMRR 185dB PSRR 164dB power dissipation 1.609mW

表 4－2. 比較器之規格

4. 2. 3 三角波產生器（Triangle Genertor）

三角波產生器的設計是利用電容的充放電荷，使方波電壓上升（充）與下降

（放）。如圖 4－17，及利用史密特觸發器產生一個clock電壓訊號來控制M1和

M2兩個開關，使得有一電流路徑流通電容，使電壓上升下降，因此產生三角波。

圖 4－17. 三角波電路設計架構

針對設計的D類功率放大器之PWM調變的三角波（載波），有頻率和直流

（DC）準位的限制。三角波的頻率不可接近20KHz（音頻極限），也不可太高，

會有前述的切換損耗問題。因此，在設計上約取250KHz來做為PWM的載波。為

了配合整體設計的直流準位 ⎟

⎠

⎜ ⎞

⎝

⎛ 2 VDD

，取1.65V為其DC值。至於振幅，則設計峰值 到峰值的電壓為1V。

利用電容特性公式，（4. 5）式，可得三角波形的斜率，進而可以設計出如 上圖 4－17 所要的電流源（I）與電容值。首先將250KHz換算成週期是4 ， 而三角波斜率為峰值到峰值電壓與半週期（2

μs μs）比，得2 × 10⁵

( )

V t ，令

，則可推出需要電流10 pF

20

C₁ = μA。

C1

I

dV =dt （4. 5）

為了得到1.65V之 DC 準位，需要限制電容的充放電在 1.15V~2.15V 之 間，因此，設計上則是利用史密特觸發器的切換區間設計，其切換區間設計在輸 入電壓在1.15V~2.15V時，輸出端會切換 High 與 Low。

下圖 4－18 為電路設計，共可分成三個部份來做說明。第一部分的目的是 為了提供 M13、M14、M17、M18 之閘極偏壓用，利用電流源來製造四組偏壓。

第二個部份中的 M13、M14 為一個電流為提供電容充電的電流源，M17、M18 則 是讓電容放電的電流源，而 M15、M16 當開關用，讓電容有一路徑可以進行充 放電。第三個部份為史密特觸發器，其工作原理是先對 給一個觸發訊號，接 著在 會產生方波時脈，使 M15、M16 交互開關；此外，也對此觸發器設計 了一個1.15V~2.15V的遲滯區間，模擬如下圖 4－19 所示，圖 4－19 為 對

的轉換曲線，當電容充電至2.15V時， 為high，M15 關，M16 開，電容 開始放電，當放電到1.15V時， 為low，M15 開，M16 關，電容再次進行充 電，不斷的循環，因此產生一個1.15V~2.15V的三角波，模擬如下圖 4－20 所示。

V

out '

Vout

V

out '

Vout V_out^'

'

Vout

圖 4－18. 三角波產生器電路

圖 4－19. 史密特觸發器之轉換曲線

圖 4－20. 三角波產生器輸出波形

上圖 4－20 的三角波的週期為4μs，頻率為250KHz；此外，三角波 peak-to-peak值為1.15V~2.15V。圖 4－21 為各種製程corner之三角波，依序為

上圖 4－20 的三角波的週期為4μs，頻率為250KHz；此外，三角波 peak-to-peak值為1.15V~2.15V。圖 4－21 為各種製程corner之三角波，依序為

在文檔中 低功率低失真無濾波級之D類功率放大器 (頁 52-89)