第三章 超寬頻低雜訊放大器設計
3.1 電路結構
參考文獻[2]的電路架構如圖 3.1.1 所示，為 3 級共源級(common source)放 大器串接，在第一級放大器的輸出端，串上 RC 負載做為輸入匹配，而在第三級 輸出端串上電容與電阻作為輸出匹配，以此簡潔的電路架構可使低雜訊放大器達 到寬頻與低雜訊的結果，與傳統利用 LC 來做輸入匹配，需要更大的面積，同時 輸入匹配的元件數增加將使得 NF 變的更差，於是此電路架構受到本實驗室學長 們的注意，此電路使用的製程為 HEMT，其量測結果如下 ：頻寬
(Bandwidth):10-20GHz、輸入反射係數(S11)<-10、增益(S21)~20dB、雜訊指數(Noise Figure):1.4~1.6dB、功率消耗(Power consumption)=39.6mW。
圖 3.1.1 3 級共源級放大器電路結構
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參考文獻[4]為本實驗室學長，參考上述架構後，所設計的寬頻低雜訊放 大器，如圖 3.1.2 所示。他將第二級共源級放大器改為共閘級放大器，形成修改 過的疊接架構(coscode structure)，可獲的較好的頻率響應(Frequency Response) 及隔絕度(Isolation)，在第一級放大器的輸入端串上一顆電感，同時加入一顆回 授電容，使輸入反射係數(S11)效果更好，將第三級共源級(common source)放大 器改為共汲級(common drain)放大器，使得輸出匹配效果更好；而這顆晶片是使 用 CMOS 製程，其量測結果如下：頻寬(Bandwidth):2.75-7.7GHz、雜訊指數(Noise Figure):3.7-5.5dB、功率消耗(power consumption):21.1mW。
圖 3.1.2 參考文獻[4]的放大器電路結構
我引用學長的架構做了一些修改，首先將 Lg由 1nH 改為 0.466nH，同時 拿掉第一級的回授電容，而把 R1 由 32K ohm 降為 1K ohm，這樣將使輸入反射 係數在低頻時保持負值，使系統更穩定，NF 會更好，同時在第二級放大器的輸
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出端串上一顆 series peaking 電感，使增益在高頻時不會有明顯下滑的現象，達 到寬頻的結果。
此電路使用台灣積體電路製造公司（TSMC）0.18um CMOS 製程設計製作 完成。前後兩個電容 Cb1，Cb2為量測 RF 時，阻隔直流電源，避免直流電源跑進 網路分析儀，M1為共源極(common source)放大器，可提供很高的輸入阻抗（只 受限偏壓電阻 R1的大小限制），很大的負電壓增益及很大的輸出電阻，R1、Ld1、 Rd1、Ld2、Rd2及 LS2為 RF choke，LS1與 Lg為 Noise Figure 及 S11的匹配電路關鍵 點， M2為一個共閘極(common gate)放大器，其輸入阻抗 Rin≅ 1/Gm與 C01形成 M1的 RC 負载電路，分別對高頻及低頻作輸入匹配，及利用電感(LS1)與電容(Cgd) 回授來達成輸入匹配；同時 Lg、LS1、M1、C01、M2、Ld2、Rd2形成一個修改後的 疊接（cascode）架構，提供較好的頻率響應(frequency response)與隔絕度
（isolation）；利用並串連尖峰(shunt-series peaking)電感(Ld2-Lpk)的頻寬延伸技 術，來達成頻寬延伸的目的，Mb為一個源極追隨器（source follower）與 Mi 組 合後，用來提供一個高輸入阻抗，低輸出阻抗和電壓增益接近一的緩衝放大器，
調整緩衝放大器，使 Rout≅ 1/Gm=50 Ohm，作為此超寬頻低雜訊放大器的輸出匹 配。此電路結構如圖 3.1.3 所示，使用偏壓 VDD＝1.8V，Vbias＝0.7V，量測結果：
頻寬為 3 .1~ 10.6 GHz，平均增益為 9.9 dB，雜訊指數為 3.9 ~ 4.9 dB，輸入反射 係數為 -7.7 ~ -12 dB。
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