論文組織

本論文內容分為五個章節；第一章為緒論，說明超寬頻的基礎概念與論文結 構，第二章在探討寬頻電路所使用的相關技術，第三章將詳述此顆晶片的設計原 理與概念，第四章將說明晶片的電路佈局概念、量測數據與模擬數據的比較及此 顆晶片與其他論文的比較，最後一章為此篇論文的總結。

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4

3. 電阻性匹配網路：如圖 2.3 所示，使用電阻性匹配網路，可以得到很好的輸 入與輸出匹配，但增益會減小，雜訊指數會增加。

圖 2.3 電阻性匹配網路

4. 負回授：如圖 2.4 ~ 2.5 所示，負回授可以使增益的響應變的較為平坦，改善 輸入與輸出的匹配，並增進電路的穩定性。用這種方法設計的放大器，頻寬 可達十倍頻以上，代價是功率增益與雜訊指數。

圖 2.4 串聯電阻負回授法 圖 2.5 並聯電阻負回授法

5. 散佈並接放大器：如圖 2.6 所示，沿著傳輸線，將一些電晶體串接起來，可 以在寬頻中得到很好的增益、匹配、及雜訊指數。但其電路較佔面積，且其 總增益不如同樣級數的單顆晶體放大器增益之相乘效果。

R R

R

5

.

.

圖 2.6 散佈並接放大器 Q1

Li

Z0

Z0

Q2 Q3 Qn

RF_out

RF_in

Li

Li

Li

Li Li

Li

Li

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第三章

超寬頻低雜訊放大器

3.1. 電路結構[2,4]

參考文獻[2]的電路架構如圖 3.1.1 所示，為 3 級共源級(common source)放 大器串接，在第一級放大器的輸出端，串上 RC 負載做為輸入匹配，而在第三級 輸出端串上電容與電阻作為輸出匹配，以此簡潔的電路架構可使低雜訊放大器達 到寬頻與低雜訊的結果，與傳統利用 LC 來做輸入匹配，需要更大的面積，同時 輸入匹配的元件數增加將使得 NF 變的更差，於是此電路架構受到本實驗室學長 們的注意，此電路使用的製程為 HEMT，其量測結果如下 ：頻寬

(Bandwidth):10-20GHz、輸入反射係數(S₁₁)<-10、增益(S₂₁)~20dB、雜訊指數(Noise Figure):1.4~1.6dB、功率消耗(Power consumption)=39.6mW。

圖 3.1.1 3 級共源級放大器電路結構

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參考文獻[4]為本實驗室學長，參考上述架構後，所設計的寬頻低雜訊放 大器，如圖 3.1.2 所示。他將第二級共源級放大器改為共閘級放大器，形成修改 過的疊接架構(coscode structure)，可獲的較好的頻率響應(Frequency Response) 及隔絕度(Isolation)，在第一級放大器的輸入端串上一顆電感，同時加入一顆回 授電容，使輸入反射係數(S₁₁)效果更好，將第三級共源級(common source)放大 器改為共汲級(common drain)放大器，使得輸出匹配效果更好；而這顆晶片是使 用 CMOS 製程，其量測結果如下：頻寬(Bandwidth):2.75-7.7GHz、雜訊指數(Noise Figure):3.7-5.5dB、功率消耗(power consumption):21.1mW。

圖 3.1.2 參考文獻[4]的放大器電路結構

我引用學長的架構做了一些修改，首先將 L_g由 1nH 改為 0.466nH，同時 拿掉第一級的回授電容，而把 R1 由 32K ohm 降為 1K ohm，這樣將使輸入反射 係數在低頻時保持負值，使系統更穩定，NF 會更好，同時在第二級放大器的輸

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出端串上一顆 series peaking 電感，使增益在高頻時不會有明顯下滑的現象，達 到寬頻的結果。

此電路使用台灣積體電路製造公司（TSMC）0.18um CMOS 製程設計製作 完成。前後兩個電容 C_b1，C_b2為量測 RF 時，阻隔直流電源，避免直流電源跑進 網路分析儀，M₁為共源極(common source)放大器，可提供很高的輸入阻抗（只 受限偏壓電阻 R₁的大小限制），很大的負電壓增益及很大的輸出電阻，R₁、L_d1、 R_d1、L_d2、R_d2及 L_S2為 RF choke，L_S1與 L_g為 Noise Figure 及 S₁₁的匹配電路關鍵 點， M₂為一個共閘極(common gate)放大器，其輸入阻抗 R_in≅ 1/Gm與 C₀₁形成 M₁的 RC 負载電路，分別對高頻及低頻作輸入匹配，及利用電感(L_S1)與電容(C_gd) 回授來達成輸入匹配；同時 L_g、L_S1、M₁、C₀₁、M₂、L_d2、R_d2形成一個修改後的 疊接（cascode）架構，提供較好的頻率響應(frequency response)與隔絕度

（isolation）；利用並串連尖峰(shunt-series peaking)電感(L_d2-L_pk)的頻寬延伸技 術，來達成頻寬延伸的目的，M_b為一個源極追隨器（source follower）與 Mi 組 合後，用來提供一個高輸入阻抗，低輸出阻抗和電壓增益接近一的緩衝放大器，

調整緩衝放大器，使 R_out≅ 1/Gm=50 Ohm，作為此超寬頻低雜訊放大器的輸出匹 配。此電路結構如圖 3.1.3 所示，使用偏壓 V_DD＝1.8V，V_bias＝0.7V，量測結果：

頻寬為 3 .1~ 10.6 GHz，平均增益為 9.9 dB，雜訊指數為 3.9 ~ 4.9 dB，輸入反射 係數為 -7.7 ~ -12 dB。

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L_S1的大小對輸入反射係數的影響如圖 3.2.7 所示：

圖 3.2.7 曲線 1 代表 LS1=200pH 的輸入反射係數，曲線 2 代表 LS1=38pH 的輸入反射數

第一級放大器輸入端的 L_g電感對輸入反射係數的影響如圖 3.2.8 所示：

圖 3.2.8 曲線 1 為不加L_g電感時的輸入反射係數，曲線 2 為加上L_g電感時的輸入反 射係數

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Frequency , GHz

dB (common gate)放大電路，L 為並聯尖峰(shunt peaking)電感，R 為負載電阻，C₁ 為汲極寄生電容，C₂為負載電容及下一級的閘極電容。

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.

.

圖 3.3.3 並串聯尖峰共閘極放大電路

圖 3.3.4 為並聯尖峰（shunt peaking ）電路與並串聯尖峰電感（shunt-series peaking）電路的輸出頻率響應比較圖；由圖中可得到頻寬分別為 4.5GHz 及 9.7GHz，頻寬增加 5.2GHz 其 BWER（Bandwidth extension ratios）為 （4.5＋5.2）

/ 4.5＝2.16；圖 3.3.5 為其相對應的雜訊指數比較圖，從圖中可知增益與雜訊指數

Frequency , GHz

dB

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0 5 10 15

2 3 4 5 6

Frequency , GHz

dB

shunt-series peaking shunt peaking

圖 3.3.5 並聯尖峰與並串聯尖峰共閘極放大器雜訊指數比較

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第四章

晶片製作的實現與量測結果

4.1. 佈局考量

當電流流量為 1mA，金屬線寬至少 1um，走線轉角均須為 45 度角，避免尖 端放電產生。RF 走線盡量走最短距離，以減少損耗及不必要的電感電容效應；

若有長走線，均須將走線代入電磁模擬軟體，增加電路的正確性，DC 走線應加 上足夠的旁路電容，避免走線的電感效應。最後執行 DRC 和 LVS 驗證無誤後完 成佈局。此晶片尺寸為 1.06 X 1 mm²，如圖 4.1.1.所示。縮影照片如圖 4.1.2.所 示。

圖 4.1.1.超寬頻低雜訊放大器佈局圖（1.06 X 1 mm²）

L

g

M

b

M

2

M

1

L

pk

L

d2

L

s2

L

d1

L

s1

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圖 4.1.2.超寬頻低雜訊放大器縮影照片（1.06 X 1 mm²）

4.2. 量測考量

由於晶片測試是由國家晶片中心（Chip Implementation Center，CIC）協助 量測，所以晶片在佈局時，需依據 CIC 的測試規範；量測環境如圖 4.2.1.所示，

上方與下方為 DC PAD，提供電路所需的偏壓，左右兩邊為 RF 的輸入及輸出，

量測時，DC 探針均有加上對地的旁路電容約 100pF，此電路仍內接旁路電容約 6pF，避免低頻震盪。此電路進行 On Wafer 量測，量測項目包含有：S 參數、noise figure、input P_1dB、IIP3 等電路特性。

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圖 4.2.1. 量測下針圖

4.2.1. S 參數

量測圖如圖 4.2.1.1.所示，其中網路分析儀與探針之間的阻隔電容已納入模 擬時的考量。量測的範圍為 1G-20GHz，取樣 401 點，並做 128 次平均取樣。輸 入 POWER 為 -35dBm。

圖4.2.1.1. S 參數量測圖

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4.2.2. Noise Figure 參數

圖 4.2.2.1. 所示為 noise figure 量測圖，欲量測的頻率範圍為 3.0G-12GHz，

欲 0.5GHz 取樣一點共 19 點，並做 16 次平均取樣。

圖4.2.2.1. N.F. 量測圖

4.2.3. Input P

1dB

參數

如圖 4.2.3.1 所示，將輸入端接上 CIC 所提供的訊號產生器，將輸入訊號大 小做 SWEEP，並觀察頻譜分析儀上的圖形。

圖4.2.3.1. Input P1dB量測圖

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4.2.4. IIP3 參數

欲量測 IIP3 必須使用 two tone 測試的技巧，如圖 4.2.4.1.所示，需使用兩組 訊號源，two tone 頻率相差 10 MHz；(3.0 GHz 和 3.01 GHz)、(7.5GHz 和 7.51GHz)、(12.0 GHz 和 12.01 GHz)，且輸入功率大小相等,由於放大器為非線 性電路，觀察 3 次諧波項和基頻項的關係。

圖4.2.4.1. IIP3 量測圖

4.3. 量測結果與討論

本論文的晶片是使用 TSMC 0.18um CMOS 製程，完成設計與製作；S 參 數的量測與模擬的數據比較圖顯示於圖 4.3.1. ~ 圖 4.3.4.，在整個 UWB 頻帶的 量測結果，S₂₁：6.7 ~ 12.3 dB、S₁₁＜-7.7 dB、S₂₂＜-7.2 dB、S₁₂＜-31 dB。雜訊指

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數的量測與模擬的數據比較圖顯示於圖 4.3.5，在整個 UWB 頻帶的量測結果：

3.9dB＜雜訊指數＜4.9dB。Input P_1dB分成三個頻率點（3.1GHz、7.5GHz 及 12GHz）

作量測，其量測與模擬的數據比較圖顯示於圖 4.3.6.，P_1dB量測結果如下：P_1dB @ 3.1GHz = -15.5 dBm ，P_1dB @ 7.5GHz = -15 dBm， P_1dB @ 12GHz = -15dBm。IIP3 分成三個頻率點（3.1GHz、7.5GHz 及 12GHz）作量測，其量測與模擬的數據比 較圖顯示於圖 4.3.7.，IIP3 量測結果如下：IIP3@ 3.1GHz = -4.5 dBm ，IIP3@ 7.5GHz = -4 dBm， IIP3@ 12GHz = -2 dBm。整個量測與模擬的數據比較如表 4.3.1.所示，模擬與量測主要的差異有 S₂₁及 S₂₂，利用模擬的方式調整元件值，

使模擬結果接近量測結果，來判定誤差造成的原因；由於 L_S2（1.829nHÆ1.547nH, 15%）變小的誤差與 L_S1（0.375nHÆ0.411nH, 9.1%）變大的誤差造成 LNA 在低 頻的增益變差，L_d2（1.418nHÆ1.587nH, 11.9%）變大的誤差與 POSTSIM 時漏掉 一條導線(M_b的汲極偏壓導線=0.3nH)造成 LNA 在高頻的增益凸起，同時這條導

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Frequency , GHz

dB

Frequency , GHz

dB

Frequency , GHz

dB

Measurement Simulation

圖 4.3.3. S22

25

Frequency , GHz

dB

Frequency , GHz

dBm

Measurement Simulation

圖 4.3.6. Input P1dB

26

Frequency , GHz

dBm

Frequency , GHz

dB

Frequency , GHz

dB

Measurement Modification

圖 4.3.9. S11 修改後圖形

27

Frequency , GHz

dB

Frequency , GHz

dB

28

2 4 6 8 10 12 14 16 18

0 20

1000 2000 3000

0 4000

freq, GHz

k

圖 4.3.13. 1-20GHz 的 K 值

圖 4.3.14. 1-20GHz 的 delta 值

2 4 6 8 10 12 14 16 18

0 20

0.05 0.10

0.00 0.15

freq, GHz

d

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表 4.3.1. 量測與模擬數據比較表

Specification Measurement Simulation Bandwidth(GHz) 3.1 ~ 10.6 2.5 ~ 12 Ref. Topology Process

(GHz) (dB) (dB) Avg.(dB) (dB) (dBm) (volt) (mW)

[5]2007 current

reused CMOS 3.4-11.4 <-8 <-12 13.5-16 3.1-6 -7 1.8 11.9 0.18um

[6]2007 Shunt-series

feedback CMOS 3.1-10.6 <-9 <-15 12 3.8-6 N/A 1.8 9.8

0.35um 20 1 40

[7]2006 Distributed SiGe BiCMOS

1.6-12.1 <-8 <-8

12 <6.5 N/A

0.8 6.4

*at 6GHz

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第五章

結論

本論文提出 3.1-10.6GHz 之超寬頻低雜訊放大器的設計與製作；此晶片使用 高頻模擬軟體 ADS 與 MOMENTUM 模擬設計，使用 TSMC 0.18um CMOS 製程 來製作晶片，整個論文中，討論了設計的觀念，量測與模擬的結果比較及量測結 果的討論。

此晶片利用第一級放大器的輸出負載(RC Loading)及 兩個電感 (Lg，L_S1) 作匹配，減少輸入端的匹配電路，有效的降低雜訊指數，使整個 UWB LNA 的 N.F.落在 3.9~4.9dB；而 cascode 架構提供較好的頻率響應（frequency response）

與隔絕度（isolation）， 搭配 shunt-series peaking 電路，使得頻寬可達到 3.1~10.6GHz，同時在 UWB 的平均增益可達到 9.9dB；而在第一級放大器輸入端 串上一個電感，輸出端利用 RC 負載的方式並與 C_gd及 L_S回授來達到寬頻的輸入 匹配，S₁₁最大值為-7.7dB。

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參 考 文 獻

[1] David M.Pozar, Microwave Engineering, 2nd ed, John Wiley & SONS,INC., New York, 1998.

[2] Robert Hu , “Wide-Band Matched LNA Design Using Transistor’s Intrinsic Gate–Drain Capacitor”, IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 54, NO. 3, MARCH 2006.

[3] Studip Shekhar, Jeffrey S. Walling and David J. Allstot, “Bandwidth

Extension Techniques for CMOS Amplifiers ”, IEEE Solid-State Circuit , VOL.

4, NO. 11, NOVEMBER 2006.

[4]Zi-Hao Hsiung and Christina F. Jou, “ Novel Wideband CMOS LNA with Only an inductor as input matching network”, IEEE TENCON Conference, October 30 – November 2,2007,Taipei,Taiwan.

[5] Yi-Jing Lin, Shawn S.H.Hsu, Jun-De Jin, and C.Y. Chan, “A 3.1-10.6GHz Ultra-Wideband CMOS Low Noise Amplifier With Current-Reused Technique”, IEEE MICROWAVE AND WIRELESS COMPONENT LETTERS, VOL.17, NO.3, MARCH 2007.

[6] Haolu Xie, Xin Wang, Albert Wang, Zhihua Wang, Chun Zhang, Bin Zhao, “A Fully-Integrated Low-Power 3.1-10.6 GHz UWB LNA in 0.18um CMOS”, Radio and Wireless Symposium, 2007 IEEE.

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[7] Shih-Chieh Shin, Chin-Shen Lin, Ming-Da Tsai, Kun-You Lin, Huei Wang, “A Low-Voltage and Variable-Gain Distributed Amplifier for 3.1-10.6 GHz UWB Systems”, IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, VOL. 16,NO.4,APRIL 2006.

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簡 歷

姓 名 ：馬家國 學 歷 ：

私立明新工專電子工程系應用組( 76 年 9 月 ~ 81 年 6 月 ) 私立中原大學醫學工程系醫用電子與醫用儀表組

( 81 年 9 月 ~ 84 年 6 月 ) 國立交通大學電機學院電信學程碩士班

( 94 年 9 月 ~ 97 年 4 月 )

在文檔中 3.1-10.6 GHz 互補式金氧半製程之超寬頻低雜訊放大器 (頁 14-0)