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靜電放電防護的測試

第五章 靜電放電防護設計概念與測試

5.4 靜電放電測試及判讀

5.4.2 靜電放電防護的測試

在每一次測試模式下,每一支 IC 腳先被加大某一 ESD 電壓,此 ESD 電壓由小而逐漸增大。再同一 ESD 電壓下,IC 腳被放電三次,在觀看 此腳是否已被 ESD 所損壞,若 IC 尚未被損壞則調升 ESD 的電壓,再放 電三次。如此重覆下去,直到該 IC 腳已被 ESD 所損壞,此時造成 IC 腳 損壞的 ESD 測試電壓稱為 ESD failure threshold (靜電放電故障臨界 電壓)。如果每次調升的 ESD 測試電壓太小,則測試到 IC 腳損壞要經過 多次的 ESD 放電,增長測試時間;若每次調升的 ESD 測試電壓太大,則 難以較精確測出該 IC 腳的 ESD 耐壓能力。因此,有一測試經驗法則,

當 ESD 測試電壓低於 1 千伏特時,每次 ESD 電壓增加量為 50V;當 ESD 測試電壓高於 1 仟伏特時,每次 ESD 電壓增加量為 100V。而 ESD 測試 的起始電壓則從平均 ESD 故障電壓的 70%開始。例如某一 IC 的 ESD 耐 壓大概平均在 2000V(HBM)那麼起始測試電壓約為 1400V 開始。測試時,

1400V 的 ESD 電壓打到 IC 的某一腳去(相對的 VDD 或 VSS 腳要接地),

每一次測試模式的測試次數=[(2000V-1400V/100V)+1]×3=21 次 每一支 Input/Output 腳的測試模式=4 種

38 支 Input/Output 腳的總測試次數=38 支 × 4 種 × 21 次=3192 次 VDD 對 VSS 腳的總測試次數=1 支 × 2 種 × 21=42 次

40 pin IC 的 ESD 總測試次數(1400V~2000V)=3234 次

由上述的簡單估算可知,40pin 的 IC,只從 1400V 測到 2000V,每 一次電調升 100V,則要 3234 次的 ESD 放電測試。而在實際情形,IC 腳 的耐壓度可能每一支都不相同,要真正測出每一支腳的 ESD 耐壓成喥,

則所需測試次數會遠超過上述的數字。因此適度放寬每次 ESD 電壓調昇 幅度(自 100V→250V)可以減少測試的次數及時間。

以上所談的 ESD 測試次數是指 HBM 測試,若該 IC 也要做 MM 的 ESD 測試,則還在再加上 MM 的 ESD 測試次數。

既然,有這麼多的靜電放電防護測試的製造廠商;而不同的廠商,

其所製造的機台勢必不同,如此,操作介面,必會因此而難以統一。然 而,假若我們知道測試的原理,則能幫我們在很短的時間內,便能熟悉 新的測試機臺。本節的重要性,便著重在如何使我們瞭解靜電放電防護 測試的基本原則。

要對積體電路晶片測試前,首先我們必須定義積體電路晶片的測試 腳位。一般而論,工程師們會將積體電路晶片的腳位,分為五大族群:

電源族群、接地族群、輸入族群、輸出族群與輸入輸出族群。

第二步驟,定義欲外加靜電放電的腳位與靜電放電過程中,欲接至 相對低電位的腳位。

第三步驟,制定欲外加的靜電放電模式:人體模式(HBM) 、機械模 式(MM) 或元件電荷模式(CDM)。

第四步驟,定義欲量測其電流對電壓的腳位。舉例說明,我們以丙 腳位為相對低電位,而對甲腳位施放靜電放電,但是我們猜測也許乙腳 位對丙腳位的電路路徑會受到靜電破壞,我們可以同時量測甲腳位對丙 腳位的電路路徑與乙腳位對丙腳位的電路路徑。

最後,我們必須制定積體電路晶片好壞的判定準則,這是一個非常

重要卻富有爭議的主題。最好去判斷積體電路晶片好壞的方法,莫過於 直接測試晶片的正常工作特性。然而,若欲測試的主題,只是一個元件,

則無正常工作特性可提供測試。在此,我們摘錄一些常用來作晶片好壞 判斷的電流對電壓測試圖形。

(1)短路與斷路的測試。

(2)二極體測試(將積體電路晶片定義在某個電壓下,若其電流大於(或 小於)某個特定值,則將其視為壞的產品)。

(3)電流對電壓曲線的測試。

(3a)相對Ⅰ~Ⅴ漂移:當 IC 被 ESD 測試後,自 Input/Output 腳看 進 IC 內部的Ⅰ~Ⅴ曲線漂移量在 30%(40%或 50%),以作為晶 片判斷的標準。

(3b)絕對漏電流測試:在某一特定電壓下,晶片電流必須小於某一 特定值,其 Input/Output 腳的漏電電流超過 1μA(10μA)。漏 電電流隨所加的偏壓大小增加而增加,在測漏電電流時所加的 偏壓有人用 5.5V,也有人用 7V。

(3c)電流對電壓曲線的比較:在某一特定電壓下,靜電放電測試後 的晶片電流除以靜電放電測試前的晶片電流必須小於某一比 例值。

至於晶片要能通過多大的靜電放電測試電壓:一般而言,工業產品 必須能通過人體模式 2KV,機械模式 200V 與元件電荷模式 1KV。

除了人體模式、機械模式與元件電荷模式外,傳輸線脈波(TLP)亦 能當作了解元件特性的工具。觸發電壓(Vt1)、迴轉電壓(Vsp)、二次崩潰 電流(It2)、二次崩潰電壓(Vt2)與電晶體工作電阻(Ron)是靜電放電工程師 常用以探討元件特性的參數。

在產品被封裝之前,靜電放電工程師亦可用晶片模式(Wafer Level)

第六章 結論

由於使用Multi-Stage的方式會產生complex poles 而且會得到較大Q 值,使用Pole Tracking 方式改良震盪部份如圖(6-1)。

Multi-Stage

Multi-Stage With pole tracking With pole tracking

圖 6-1: 使用 Pole Tracking 改良 Multi-Stage 震盪。

此次設計VDD為5V,傳統Layout會使用厚氧化層來做元件保護,但本論 文此次使用薄氧化層,這樣將使得光罩減少成本降低。

靜電放電防護電路(ESD protection circuits)是積體電路上專門用來 做靜電放電防護之用,此靜電放電防護電路提供了ESD電流路徑,以免ESD 放電時電流流入IC內部電路而造成損傷。

1. 在輸出PAD,其輸出級中大尺吋的PMOS及NMOS元件本身便可當作ESD防護 元件來用,但是其佈局方式必須遵守Design Rules中有關的ESD佈局方 面的規定。

2. 在輸入PAD,因CMOS積體電路的輸入PAD一般都是連接到MOS元件的閘極 (gate),閘極氧化層是容易被ESD所打穿,因此在輸入墊的旁邊會做一 組ESD防護電路來保護輸入級的元件。

3. 在VDD pad與VSS pad的旁邊也要做ESD防護電路,因為VDD與VSS腳之間 也可能遭受ESD的放電。

4. ESD防護電路的安排必須全方位地考慮到ESD測試的六種模式。

把正確的ESD防護概念散佈給IC設計者及品管者,以提升IC產品的可靠 度。當IC產品有競爭對手時,ESD防護會成為價差的主因之一。

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