靜電放電防護設計

除了元件電荷模式來自於晶片本身內部，另兩種靜電放電，其電荷 皆由晶片外部所產生。既然，電荷乃由晶片的腳位輸入內部，若欲保護 晶片內部免於受到靜電的傷害，我們必需將靜電保護電路置放在輸入/

輸出(I/O) 的位置。藉由將靜電在輸入/輸出的晶片電路就排放掉，而 保護晶片本身內部免於受到靜電傷害。

以下列舉設計靜電放電防護的主要原則：[20]

(1)在晶片正常操作情形下，靜電放電防護電路必需是關閉的，換言 之，不可因靜電放電防護電路的存在而導致過多的漏電流產生。

(2)在靜電放電的過程中，靜電放電防護電路必需提供足夠的放電路 徑。

(3)盡可能將靜電放電防護電路的佈線面積縮小。

(4)靜電放電防護電路不可導致晶片電路閉鎖。

(5)靜電放電防護電路盡可能與一般製程相容，而不需要額外的製程光 罩。

無庸置疑地，第一原則為靜電放電防護電路設計的必要條件。例 設，我們若以單一電阻來做為靜電放電防護電路，其排放靜電的能力勢 必很強。然則，此電阻的存在必然導致額外的漏電流產生；換言之，我 們不可僅以一電阻來當作靜電放電防護。

既然靜電放電防護電路必需設計在輸入/輸出電路之中，在靜電放 電防護設計之前，靜電放電發生在晶片的兩個腳位之間；假如，任意兩 個腳位之間，都有靜電放電防護電路存在，則積體電路晶片就能被其保 護。換言之，對於輸入/輸出電路，靜電放電防護設計者僅需觀看其與 晶片腳位相連接的電路。

圖(5-6)乃一典型的輸入電路，有兩個基本的靜電放電防護元件存 在，其一為閘極接地的N型金氧半導體(GGNMOS, gate grounded NMOS)，

另外有一個閘極接電源的P型金氧半導體(GPPMOS, gate powered

PMOS)。在此電路中，共有三個腳位：輸入腳位、電源腳位與接地腳位，

圖中的電阻具有降低靜電放電突波對反相器的傷害。

I/P

VSS VDD

Parasitic Diode

Parasitic Diode GDPMOS

GGNMOS

Parasitic BJT

Parasitic BJT

圖 5-6： 典型的輸入電路。

關於輸入電路的應用，輸入腳位通常會接觸到反相器(inverter) 的閘極。為了避免反相器閘極被靜電放電所傷害，防護電路必需被設計 在晶片之中。例如，正向靜電放電發生在輸入腳位(I/P)與接地腳位(VSS) 之間，閘極接地的N型金氧半導體必需以電壓突然跳回(snapback)打開 寄生電晶體，來排放此靜電放電電荷，如圖(5-7)所示[21]。相反地，

當負向靜電放電發生在輸入腳位(I/P)與接地腳位(VSS)之間，寄生二極 體(parasitic diode)就可在順向操作下，排放靜電。

0V +V Source

(Emitter)

Drain (Collector)

IB

IC

Gate 0V

0V VsubRsub

n n

LNPN

I_D I_S

P-Substrate

ISub

Igen

Saliciede Avalanche region

2 4 6 8

2 4 6 8

I12(mA/μm) V_t2,I_t2

Vsp V_av

Drain Voltage (V)

(a) (b)

圖 5-7： (a)N 型金氧半導體的剖面圖，包含旁路電晶體 NPN。(b)0.13 μm 製程下，高電流的電流對電壓曲線圖，包含 LNPN 打開電壓(Vav)、

突然跳回的操作電壓(Vsp)與熱能導致的第二次崩潰電流(It2)。

相似的分析，亦可用於閘極接電源的 P 型金氧半導體，但是值得注 意地，在早期的製程中，並不會發生電壓突然跳回的現象。既然，N 型 金氧半導體的閘極接地，在正常操作情形下，此防護元件處於關閉的條 件，故其符合靜電放電防護設計的第一大原則。

另一方面，輸出電路為了驅動下一級電路，往往採用較大的元件來 應用。而此大尺寸的元件亦可當作靜電放電防護電路，若其尺寸足以排 放靜電放電所產生的大電流，則以驅動元件作為靜電放電防護元件。如 圖(5-8)所示，並無額外的閘極接地的 N 型金氧半導體或閘極接電源的 P 型金氧半導體。

O/P Core

VDD

VSS

圖 5-8： 典型的輸出電路。

如上所述，任何符合設計靜電放電防護主要原則的元件，皆可當作 靜電放電防護元件。

圖(5-9)顯示另一種防護電路設計：二極體電路。因為二極體容忍 的反相崩潰電流太低，當正向靜電放電發生在輸入腳位與接地腳之間，

其靜電放電必需經由路徑1(Path1)來實施，而不可由路徑2(Path2)來排 放。

O/P Core

VDD

VSS Path1

Path2

圖 5-9： 典型的二極體電路。