運算放大器
n in thermal
m m
表 4-1 放大器規格表
TT FF FS SF SS
Av(dB) 42.2 38.3 41.1 43.1 43.2
PM 83.1 77.6 79.8 78.5 89.2
fc(kHz) 245 208 275 185 305 SR(mV )
s 10.9 9.5 17.9 6.3 20.7
共模電壓回授電路
由於第四章所提出的類比前端電路也是全差動的型式，故也是需要共模回授電壓電 路來定義共模電壓，如圖 3-8 所示。在這裡要注意的是由於回授路徑的不同，在設計上 要使共模負回授路徑穩定，詳細情形如同第三章所述。
非重疊時脈產生器和拔靴式電路
在低壓操作截波調變開關時，需要兩個相位的時脈來驅動開關，且由於在低電壓操 作，開關的電阻值也是設計的重點。因此就需要非重疊時脈產生器和拔靴式電路來解決 開關調變的問題。基本操作原理就如同 3.3 節所述。圖 4-4 為使用的電路架構。
Clk
Non-overlapped Clock generator
Ph Phb
M1 M3
M5
M2 M4
M6
圖 4-4 非重疊時脈產生器和拔靴式電路圖
Gm-C 濾波器
此濾波器的功能是能夠濾出因為電極片所造成的偏移電壓，並經過截波調變後，將 因為電極片所造成的偏移電壓經由負回授回授到輸入節點，藉此抵消輸入直流偏壓。這 裡採用的運算放大器，也是屬於電流鏡放大器，在這裡不使用增加增益的方式來設計運 算放大器，因為本放大器最主要是要濾出直流偏壓值，不需要太高的增益。圖 4-5 為內 部電流鏡放大器。
Mb
表 4-2 可程式增益放大器增益表
4.5 系統模擬結果與佈局
在這節將會討論本系統的模擬結果，包括心電圖訊號、系統頻寬以及雜訊的影響。
圖 4-7 為輸出訊號端的 FFT 頻譜圖，輸入訊號為 100Hz、1mVpp 的弦波，由此可以 看出輸出訊號的失真程度。
圖 4-7 類比前端電路 FFT 模擬圖 表 4-3 總諧波失真表
TT FF FS SF SS
THD(%) 0.04 0.16 0.02 0.12 0.19
圖 4-8、4-9 是本架構的增益頻寬模擬圖，中頻帶為 0.5Hz~1kHz。基本上也是分為 兩個情形來放大訊號，跟第三章較不同的是，由於可程式化增益放大器的變動增益範圍 較大，所以整體的增益範圍較廣。最大增益為 78 dB，最小增益達 28 dB。
圖 4-11 代表著抑制 60Hz 雜訊的能力，一般的電路規格在 60Hz 時，共模拒斥比要 大於 110 dB。
圖 4-8 針對肌電圖和心電圖的增益頻寬圖
圖 4-9 針對腦波圖的增益頻寬圖
表 4-4 生醫訊號增益表
afe_with chopper
圖 4-10 前端電路雜訊模擬圖
表 4-5 前端電路雜訊模擬表 Noise Density
(nV
Hz)
TT FF FS SF SS
4k 125.8 126.5 145.5 149.1 171.6
圖 4-11 共模拒斥比模擬圖 表 4-6 共模拒斥比模擬表
TT FF FS SF SS
CMRR (dB) 135 156 134 132 124
此類比前端電路是採用 UMC 90nm 製程，圖 4-12 為本電路的晶片佈局圖。總面積 為 1.47 x 1.11 mm2，電路面積為 1.09 x 0.79mm2。系統的規格總結為表 4-9。
表 4-7 生醫訊號雜訊總值表
Signal BW(Hz) IRN(μVrms)
EEG 0.5~100 1.25
ECG 0.5~100 1.25
EMG 10~1000 3.95
表 4-8 功率消耗表
Power(μ W)
BIAS 0.68
IA 1.31
PGA 0.74
PREA 0.60
Total 3.33
Total(no bias) 2.65
CLK
Dummy cap.
Dummy cap.
IA cap.
PGA cap.
AFE Bias
圖 4-12 類比前端電路晶片佈局圖
表 4-9 類比前端電路規格總結表
Input-referred Noise Density(0.5~1kHz)
NEF: Noise Efficient Factor
,
圖 4-13 心電圖訊號模擬圖