數位類比轉換器(DAC)

在這個部份主要由數位類比轉換器消耗之功率、電容Mismatch 時會造 成的影響、佈局時之寄生電容及良率(yield)這四方面來選擇我們所需要的 DAC。在 DAC 設計方面，一般都是由電阻或電容陣列所組成，而藉由連續 近似暫存器(SAR)所發出的控制信號來控制 DAC 中每一個電阻或電容是接 地或是接參考電壓，再由分壓原理或電荷重新分佈(charge redistribution)原 理來產生 Vdac電壓，即 DAC 的輸出電壓，再用 Vdac電壓與 Vin經取樣保持 電路Hold 的值比較，將比較完後的輸出結果送入連續近似暫存器，之後由 不同的輸出結果來產生新的控制訊號來控制DAC。

C1

S12

C C₆ C₇ C₈ C₉ C₁₀ C₁₁

V_dac

2 C3 ₅

C C₄ C ₁₂

S11 S10 S9 S8 S7 S6 S5 S4 S3 S2

VREF

=V_SS

C0

reset Sa S1

圖3- 11 DAC 之電容陣列

如圖3-11 所示為一般傳統電容陣列的 DAC，而就我們所關心的四點來 進行分析此種 DAC，先從功率方面來觀察，假設其需 14 個時脈週期來完 成一次的轉換，並且其主要時脈頻率為210 kHz，單位電容 C0為24f F，VDD

為0.9 伏，則其參考電壓的功率可近似於[4]為 2 )

1 6

(5 0 14 2

)

( ^{in 12} _DD² _in²

REF fclk C V V

V

PV ≅ − (3.2)

其值大約在0.4 至 1μW，其主要和 Vin大小有關，功率消耗在我們設計可容 忍的範圍內；再來分析其電容Mismatch 和寄生電容所造成的影響，將其中

單位電容值，而此時若只考慮電容Mismatch 的話，其 Vdac的錯誤量會小於 LSB12/2，但是當多考慮了佈局時產生於電容兩端之並聯寄生電容影響，則 我們會發現這種架構的可用性極低，主要是因為在從Calibre PEX 得知最小 電容兩端並聯的寄生電容大概為1.5f F，所以最大電容兩端並聯的寄生電容 則要達到3.072pF，而當這個寄生電容偏移 0.6%時，則 INL 會超過 1 LSB12， 而當偏移4%以上時，則有效位元(ENOB)則會低於 10 位元，並且在佈局時，

對於那麼大的寄生電容，我們比較不容易控制其寄生電容大小。這種架構 由於其在功率消耗部份表現不錯，但是誤差量可能會很大，故不採用此一 架構。

由前述架構可知其誤差量主要來自於最大電容兩端並聯的寄生電容，

所以將整個 DAC 分成兩個部份能有效的降低其寄生電容造成的錯誤量影 響，而分割方法大至上有兩種，一為Sub DAC 使用電阻的形式完成，如圖 3-12 所示，而另一種為 Sub DAC 使用電容的方式完成，如圖 3-13 所示。

我們先從功率消耗的方面來做分析採用電阻形式來完成的DAC，因為使用 了電阻來完成,故先分析熱雜訊的影響，其在室溫下的平均值[15]為

R f

V_R²( )= 4*1.38*10⁻²³ *300* (3.3) 假設我們所需的頻寬為 1MHz 時，則可使用的最大電阻 RT 不能大於 256KΩ，而如果使用此大小的電阻值來設計，其所造成的消耗功率必定會 超出我們的設計規格，故此種架構的DAC 並不適用於低功率的設計。

=V_SS

C₁₂

VREF

C₆ C₇ C₈ C₉ C₁₀ C₁₁

R R R R

S10 S11

S12 S9 S8 reset S7 S6 S5 S4 S3 S2 S1

C₀ V_a

Sub−DAC Main DAC ^Vdac

R_{2 3 4 5}

R_M 1

圖 3- 12 Sub DAC 使用電阻陣列

Ci+1=2Ci, i=6,7,…,11 C0=C6 Ri+1=2Ri, i=1,2,…,4 RM=R5

C₁₂

VREF

C₆ C₇ C₈ C₉ C₁₀ C₁₁

reset S7 S6 S5 S4 S3 S1

C₀

C_P

Va V_dac

Sub−DAC Main DAC

2 3

C1 C ₅

S10

S11 S9 S8

C C₄

S12

C

=V_SS

=V

S2 SS

圖3- 13 Sub DAC 使用電容陣列

表3- 1 比較 DAC 之效能

DAC 架構 Accuracy Power dissipation

Tradition 較 差 中 等

Sub-DAC with Res. 較 好 較 差

Sub-DAC with Cap 中 等 較 好

表 3-1 為這三種 DAC 的比較，在精準度方面，由於將整個 DAC 分成 Main DAC 和 Sub-DAC 兩個部份，所以準確度會比傳統的架構佳，而在使 用相同的Main DAC 下，使用電阻完成 Sub-DAC 需考慮到寄生電容的因素 較少，所以比使用電容來完成Sub-DAC 的精準度還好，而在功率消耗方面，

因為全部採用電容完成的DAC 功率消耗會較低，又在使用相同的單位電容 的條件下，總電容值越小則功率消耗越低，所以整體表現最佳的為Sub-DAC 使用電容的方式來完成。

為了得到較好的效能，故來分析 Main DAC 及 Sub-DAC 合適的位元 數，主要可從兩方面來探討，一為從Va點之寄生電容來看，這一方面主要 考慮到當 Va 點的寄生電容多大時，將會使得 Vdac 的 INL 或 DNL 超過 LSB12/2。故在此我們先假設每個電容具有良好的匹配性，而 Va產生的寄生 電容對於Sub-DAC 影響最嚴重，而 Sub-DAC 又以 MSB 影響最大，經分析

Ci+1=2Ci, i=1,2,…,5 Ci+1=2Ci, i=6,9,…,11 C0=C1=C6

bit p

其中MDAC_bit 為 Main DAC 的位元數，Sub_DAC_bit 為 Sub-DAC 的位元 數。可由(3.6)來推得表 3-2，由表中我們可知最大在佈局的寄生電容再加上 Requirement : Verror <1/2 LSB12

架構 MDAC_bit Sub_DAC_bit Max. allowed Cap in Va

Power dissipation 1. 6 bit 6 bit 1.02C=24.36 f F 28 nW

影響最大，故佈局(Layout)時要讓其接近相對應電容的倍數，例如最小電容 C0兩端並聯的寄生電容為Cp0，則Main DAC 最大電容 C12其兩端的寄生電 容要接近64 倍的 Cp0，而Main DAC 電容 C11其兩端寄生電容要接近32 倍 的Cp0，以此類推，如此其所得到的Vdac才會較為準確。將我們考慮的因素 帶入以MABLAB 完成之 Successive approximation ADC 的 Behavior model 來進行模擬分析，其中 C0-C12每個電容都是由單位電容所組成，且每個電 容採用標準差0.1%的常態分配來得到其隨機誤差，而因為電容兩端的寄生 電容其為主要影響整個DAC 的效能的部份，所以我們在佈局時利用走線，

將其電容兩端並聯的寄生電容佈成以接近相對的倍數，最後在以 Calibre PEX 抽出其寄生值，並且也將 Va點抽出的值加上0.2*C0帶入分析其效能及 良率，圖3-14 為分析當樣本有 10000 個得到之結果，我們可以看到其 ENOB 集中在11.5bit 左右，並且每個樣本都在 11 位元以上，故在 DAC 的設計我 們就採用此一方式來實現

10.80 11 11.2 11.4 11.6 11.8 200

400 600 800 1000 1200

ENOB (bit)

Yeild (Quantity)

圖3- 14 ENOB 分析

φ2 及電荷重新分佈模式φ3，當在清除偏移量模式φ1 及取樣及儲存偏移量模 主要由兩個方面來決定單位電容的值，即熱雜訊(thermal noise)的分析及製 程，從分析熱雜訊的結果(如附錄 B)，可知能使用的電容值只需大於 10.7fF 即可，但由於此一電容值受限於製程佈局規則無法實現。故最後考慮尖端 放電並依據佈局規則(Design rule)決定使用的單位電容值約為 24fF。

在整個SA ADC 的解析度主要受到電容之間與寄生電容之間的比值影 響很大，並且由於所使用的最小電容很小，所以易受到其他非理想因素的 影響，因此在佈局方面需多加注意。而在佈局方面為了改善電容與電容之

組合實現，且在排列方面也都採用common-centroid 的方式來擺放電容，盡 可能的讓Main DAC 及 Sub-DAC 其 X、Y 軸均對稱來達到更好的電容匹配，

且在兩個 DAC 電容陣列的外圍使用了 dummy 電容來得到更佳的匹配，如 圖3-15 所示，A 為 Main DAC 的最大電容 C12，B 為 Main DAC 的電容 C11， 而I 為 Sub-DAC 之最大電容 C5，J 為 Sub-DAC 的電容 C4，依此類推。寄 生電容方面則是主要利用走線的方法，將其佈線成所需的倍數。

J J

I I K I I

J I I I I J

K L M L K

J I I I I J

I I K I I

J J

A A A A A A A A A A

A A A A A A A A A A

A A B B B B B B A A

A A B B B D D B B B A A A A B B C C E C C B B A A

D C C H C C D E F G F E D C C C C D

A A B B C C E C C B B A A A A B B B D D B B B A A

A A B B B B B B A A

A A A A A A A A A A

A A A A A A A A A A

圖3- 15 電容陣列佈局