十二位元超低耗能連續近似式類比數位轉換器之設計

國立交通大學

電機與控制工程學系

碩士論文

十二位元超低耗能

連續近似式類比數位轉換器之設計

Design of a 12-bit, Ultra-low Power

Successive Approximation

Analog-to-Digital Converter

研 究 生：郭榮洲

十二位元超低耗能

連續近似式類比數位轉換器之設計

Design of a 12-bit, Ultra-low Power

Successive Approximation

Analog-to-Digital Converter

研 究 生：郭榮洲 Student：Rong-Jhou Guo 指導教授：洪浩喬 Advisor：Hao-Chiao Hong 國立交通大學 電機資訊學院 電機與控制工程學系 碩士論文 A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering and Computer Science

National Chiao-Tung University In Partial Fulfillment of the Requirements

for the Degree of Master

In

Electrical and Control Engineering January 2008

十二位元超低耗能連續近似式

類比數位轉換器之設計

研究生：郭榮洲 指導教授：洪浩喬 博士 國立交通大學電機與控制工程學系碩士班 摘要 本論文提出利用0.18μm CMOS 製程實現一 12 位元超低耗能連續近似 式類比數位轉換器，此類比數位轉換器使用具備消除過偏移量功能的前置

放大器來降低比較器的偏移量，並且使用 capacitor splitting DAC 來減少

DAC 的誤差量及功率消耗。為了得到更好訊號雜訊比值，我們使用一個具 有軌對軌(Rail-to-rail)輸入範圍的放大器來作為前置放大器的第一級，使類 比數位轉換器可以接受軌對軌的輸入訊號。為了讓前置放大器在低電壓下 亦能正常工作，我們並聯主動式正電阻和主動式負電阻來作為其負載，使 其在0.5V 之下仍可正常工作。量測結果顯示，當使用供應電壓為 0.55 伏特 且輸出頻率為 1KS/s 時，此連續近似式類比數位轉換器可提供軌對軌的輸 入範圍，以及 50.73dB 的訊號對雜訊諧波比(SNDR)，且此類比數位轉換器 之功率消耗只有35nW，而其有效解析度頻寬可以到達奈奎斯(Nyquist)頻寬

(500Hz) ， 此 時 相 對 應 之 能 源 FOM (Figure of merit) 可 達 124fJ/conversion-step，與已知文獻中功耗最低之類比數位轉換器相較，此

Design of A 12-bit, Ultra-low Power

Successive Approximation

Analog-to-Digital Converter

Student：Rong-Jhou Guo Advisor：Dr. Hao-Chiao Hong

Institute of Electrical and Control Engineering National Chiao-Tung University

Abstract

This paper presents a 12-bit, ultra low power successive approximation analog-to-digital converter in TSMC 0.18μm 1P6M CMOS process. The analog-to-digital converter uses the offset-free pre-amplifiers to alleviate the impacts of the comparator’s offset. The bridging capacitive DAC is adopted to reduce the nonlinearity and to save the power of the DAC. The pre-amplifiers with a rail-to-rail input range are used to make the input range of the ADC also rail-to-rail. We used a diode-connected transistor in parallel with a negative resistor as the loads of the pre-amplifers in order to enable them operating at a supply voltage as low as 0.5V. Measurement results show that at an output rate of 1KS/s and a supply voltage 0.55V, the SA ADC provides a rail-to-rail input range and achieves a signal-to-noise-distortion ratio (SNDR) of 50.7dB and an effective resolution bandwidth (ERBW) up to the Nyquist bandwidth (500Hz). Its power consumption is as

low as 35 nW, corresponding to an energy figure of merit (FOM) as good as 124fJ/conversion-step. The power of the proposed ADC is 24 times better than the lowest record of the state-of-the-art works as far as we know.

誌謝

本論文可以順利完成，首先要感謝我的指導教授 洪浩喬老師，教導我 在學業上的豐富知識，並且也學習到做研究及做事應有的態度，讓我這兩 年收穫良多。謝謝您，老師！ 感謝實驗室博班聖泉學長在研究上給予的指導及建議；還有和我一起 為畢業而打拚的皇承學長、同窗芳毅、振綱、學弟宗殷、永順、勇成、紹 峰、明達、韋傑以及已畢業的學長們，除了在專業領域上的討論，還有更 多的是日常生活的互相打氣，在 901 實驗室的研究生活裡，能和你們在一 起真的很開心。 最後要感謝我的家人，一直以來總是給予我最大的支持，在我低落、 灰心的時候，給予我鼓勵，讓我能無後顧之憂地，專心於研究，順利完成 論文。 感謝大家。未來我會繼續加油、繼續努力。 郭榮洲 謹識 中華民國九十七年一月 新竹 交大

目錄

中文摘要...I 英文摘要...II 誌謝... IV 目錄...V 圖目錄...VIII 表目錄... XI 第一章 緒論...1 1.1 研究背景...1 1.2 研究動機與目的...1 1.3 論文章節組織及研究方法...4 第二章 ADC 介紹 ...5 2.1 Sigma-delta 類比數位轉換器...5 2.2 積分式類比數位轉換器(Integrating ADC) ...6 2.3 連續漸近式類比數位轉換器(SA ADC) ...8 2.4 循環式類比數位轉換器(Cyclic ADC) ...9 2.5 類比數位轉換器之選擇...10 第三章 十二位元超低功率連續漸近式類比數位轉換器設計... 12 3.1 提出之SA ADC...13

3.1.1 取樣保持電路(Sample and hold, S/H)...15

3.1.2 數位類比轉換器(DAC)...22 3.1.3 比較器(Comparator) ...29 3.1.3.1 前置放大器 (Pre-amplifier)...31 3.1.3.2 比較器 (Comparator)[4] ...37 3.1.4 連續近似暫存器(SAR) ...37 3.2 ADC 佈局圖 ...39

4.1 供應電壓為1V 之模擬結果...41 4.1.1 動態參數...41 4.1.2 功率消耗(Power dissipation)...43 4.2 供應電壓為0.9V 之模擬結果...45 4.2.1 動態參數...45 4.2.2 功率消耗(Power dissipation)...47 4.3 供應電壓為0.55V 之模擬結果...49 4.4 供應電壓為0.5V 之模擬結果...52 4.5 ADC 模擬結果與比較 ...53 第五章 量測結果... 56 5.1 量測環境設定...56 5.2 供應電壓為0.55V 之量測結果...57 5.2.1 動態參數...57 5.2.2 靜態參數...61 5.2.3 功率消耗...62 5.3 供應電壓為0.5V 之量測結果...63 5.3.1 動態參數...63 5.3.2 靜態參數...65 5.4 供應電壓為0.9V 之量測結果...66 5.4.1 時脈頻率490KHz ...66 5.4.1.1 動態參數...66 5.4.1.2 靜態參數...70 5.4.2 時脈頻率210KHz ...71 5.4.2.1 動態參數...71 5.4.2.2 靜態參數...75 5.4.3 功率消耗...76 5.5 供應電壓為1V 之量測結果...78 5.5.1 動態參數...78 5.5.2 靜態參數...80 5.5.3 功率消耗...82 5.6 效能分析...82 5.7 量測結果與比較...84 第六章 結論與未來展望... 87 附錄 A... 88

圖目錄

圖1- 1 應用於人體生理訊號量測之無線微感測模組系統架構[1] ...3 圖2- 1 Sigma-delta 類比數位轉換器...6 圖2- 2 雙斜率類比數位轉換器[3] ...7 圖2- 3 雙斜率類比數位轉換器操作[3] ...8 圖2- 4 傳統之連續近似式類比數位轉換器[3] ...9 圖2- 5 循環式類比數位轉換器[4] ...10 圖3- 1 提出之 SA ADC...14 圖3- 2 提出之 SA ADC 之 Phase...15 圖3- 3 一般的 Bootstrapped 架構[4]...17 圖3- 4 比較開關之導通電阻 ...17 圖3- 5 採用 Bootstrapped 開關之取樣保持電路...18 圖3- 6 接近 Nyquist frequency 的 S/H 輸出頻譜 ...18 圖3- 7 取樣保持電路[33] ...20 圖3- 8 取樣保持電路之輸出頻譜分析圖...20 圖3- 9 接近 Nyquist frequency 的 S/H 輸出頻譜 ...21 圖3- 10 當 VDD降至0.55V 時之 S/H 輸出頻譜...21 圖3- 11 DAC 之電容陣列...22 圖3- 12 Sub DAC 使用電阻陣列 ...23 圖3- 13 Sub DAC 使用電容陣列 ...24 圖3- 14 ENOB 分析 ...26 圖3- 15 電容陣列佈局 ...28 圖3- 16 比較器之架構 ...29 圖3- 17 軌對軌之前置放大器 ...34 圖3- 18 供應電壓 0.9V 之 PA1 頻率響應 ...35 圖3- 19 供應電壓 0.9V 之 PA2 頻率響應 ...35 圖3- 20 供應電壓 0.55V 之 PA1 頻率響應 ...36 圖3- 21 供應電壓 0.55V 之 PA2 頻率響應 ...36 圖3- 22 軌對軌之比較器 ...37 圖3- 23 連續近似暫存器架構 ...39 圖3- 24 區塊(block)接腳圖 ...39 圖3- 25 SA ADC 佈局圖...40 圖4- 1 TT, 1v, 25℃時之頻譜分析圖...41

圖4- 2 不同輸入頻率與 SNDR 的關係(供應電壓為 1V)...43 圖4- 3 ADC 各部分電壓所消耗之功率(供應電壓 1V)...44 圖4- 4 ADC 整體所消耗的功率(供應電壓 1V)...45 圖4- 5 TT, 0.9v, 25℃時之頻譜分析圖...46 圖4- 6 不同輸入頻率與 SNDR 的關係(供應電壓為 0.9V)...47 圖4- 7 ADC 各部分電壓所消耗之功率(供應電壓 0.9V)...48 圖4- 8 ADC 整體所消耗的功率(供應電壓 0.9V)...48 圖4- 9 TT, 0.55v, 25℃時之頻譜分析圖...49 圖4- 10 不同輸入頻率與 SNDR 的關係(供應電壓為 0.55V)...50 圖4- 11 ADC 各部分電壓所消耗之功率(供應電壓為 0.55V)...51 圖4- 12 TT, 0.5v, 25℃時之頻譜分析圖...52 圖4- 13 ADC 各部分電壓所消耗之功率(供應電壓為 0.5V)...53 圖5- 1 晶片圖 ...56 圖5- 2 量測環境設定 ...57 圖5- 3 Clock vs. SDR,SNDR and SFDR...58 圖5- 4 頻譜分析圖 ...58 圖5- 5 Frequency vs. SNR、SNDR 及 SFDR (時脈頻率為 14KHz，供應電 壓為0.55V)...59 圖5- 6 不同輸入振幅情況下，不同輸入頻率與 SNDR 的關係 ...60 圖5- 7 不同輸入振幅與 SNR、SNDR 及 SFDR 的關係 ...60 圖5- 8 DNL(供應電壓為 0.55V) ...61 圖5- 9 INL(供應電壓為 0.55V)...62 圖5- 10 CLK vs. Power dissipation (供應電壓為 0.55V) ...63 圖5- 11 Clock vs. SDR,SNDR and SFDR...64 圖5- 12 頻譜分析圖 ...64 圖5- 13 DNL(供應電壓為 0.5V) ...65 圖5- 14 INL(供應電壓為 0.5V)...66 圖5- 15 Clock vs. SDR,SNDR and SFDR...67 圖5- 16 頻譜分析圖 ...67 圖5- 17 Frequency vs. SNR、SNDR 及 SFDR (時脈頻率為 490KHz，供應 電壓為0.9V)...68 圖5- 18 不同輸入振幅情況下，不同輸入頻率與 SNDR 的關係 ...69 圖5- 19 不同輸入振幅與 SNR、SNDR 及 SFDR 的關係 ...69 圖5- 20 DNL(供應電壓為 0.9V) ...70 圖5- 21 INL(供應電壓為 0.9V)...71

電壓為0.9V)...73 圖5- 24 不同輸入振幅情況下，不同輸入頻率與 SNDR 的關係 ...74 圖5- 25 不同輸入振幅與 SNR、SNDR 及 SFDR 的關係 ...74 圖5- 26 DNL(供應電壓為 0.9V) ...75 圖5- 27 INL(供應電壓為 0.9V)...76 圖5- 28 參考電壓的供耗 vs. Output code (供應電壓為 0.9V) ...77 圖5- 29 CLK vs. Power dissipation (供應電壓為 0.9V) ...77 圖5- 30 Clock vs. SDR,SNDR and SFDR...78 圖5- 31 頻譜分析圖 ...79 圖5- 32 Frequency vs. SNDR 及 SFDR (時脈頻率為 350KHz，供應電壓為 1V)...80 圖5- 33 DNL(供應電壓為 1V) ...81 圖5- 34 INL(供應電壓為 1V)...81 圖5- 35 DNL 之部份放大(供應電壓為 1V) ...83

圖5- 36 Behavior model 之 INL...83

圖6- 1 使用DAC 來消除偏移量之 SAR ADC ...87

圖B- 1 當 Main DAC 的 MSB bit 設為 1 時之熱雜訊影響...95

表目錄

表1- 1 生醫應用[40] ...3 表1- 2 ADC 規格及設計目標...3 表2- 1 類比數位轉換器種類[2] ...5 表3- 1 比較 DAC 之效能...24 表3- 2 分析位元數之結果 ...25 表3- 3 連續近似暫存器操作 ...38 表3- 4 block 之運作 ...39 表3- 5 ADC 各部分之面積...40 表4- 1 角模擬(供應電壓為 1V) ...42 表4- 2 不同輸入頻率之 SNDR(供應電壓為 1V)...42 表4- 3 ADC 各部分電壓所消耗之平均功率(供應電壓 1V)...45 表4- 4 角模擬(供應電壓為 0.9V) ...46 表4- 5 不同輸入頻率之 SNDR(供應電壓為 0.9V)...47 表4- 6 ADC 各部分電壓所消耗之平均功率(供應電壓為 0.9V)...49 表4- 7 角模擬(供應電壓為 0.55V) ...50 表4- 8 不同輸入頻率之 SNDR(供應電壓為 0.55V)...50 表4- 9 ADC 各部分電壓所消耗之平均功率(供應電壓為 0.55V)...51 表4- 10 ADC 各部分電壓所消耗之平均功率(供應電壓為 0.5V)...53 表4- 11 ADC 模擬結果...54 表4- 12 Benchmark...55 表5- 1 功率消耗(供應電壓為 1V) ...82 表5- 2 比較模擬結果及量測結果(供應電壓 0.9V) ...84 表5- 3 比較模擬結果及量測結果(供應電壓 0.55V) ...85 表5- 4 量測數據之 FOM ...85 表5- 5 Benchmark...86

第一章

緒論

1.1 研究背景

隨著全球性的人口高齡化與少子化趨勢，未來老人的家庭將逐漸增 多，並且隨著年紀的增長，所以許多病痛也隨之變多，對於照顧的問題就 變得相當重要，如果能配合遠端醫療與照護系統，醫師就能馬上提供適當 的醫療模式。這樣的一個方式可以降低高成本的醫療人力與資源，且其所 獲得長期性的觀察資料，更能較早察覺健康的異常。然而生理訊號乃是以 類比的型態存在，為了使資料能以數位型態的方式記錄和傳播，因此類比 數位轉換器便成為不可或缺的橋樑。

1.2 研究動機與目的

由於未來居家老人將逐漸增多，在居家環境中使用無線感測網路監測 系統，患者可以自行做生理訊號測試(如表 1-1 所示之肌電圖、胃電圖、心 電圖、腦波圖等)，這樣就能大量節省往返醫院問診的時間及昂貴的醫療費 用，藉由日常生活居家環境中的健康檢測，更能提早察覺身體上的疾病徵 兆，並且可以紀錄一些無法在短暫臨床問診的時間內，所可以察覺的病例 與生理機能退化徵兆，提供醫師建立病患長期及連續性病理監測資料庫。 可攜帶式感測器電路主要電源為電池，因此電量十分有限，要能在無 線網路的架構之下達到長時間的使用，感測器需具備低耗電、便宜、小尺 寸、高傳輸率、攜帶方便等功能。在我們國科會總計畫的目標即是針對無 線感測網路，發展與製作出一應用於人體生理訊號量測之無線微感測模組。 圖1-1 為應用於人體生理訊號量測之無線微感測模組系統之架構，其中

訊號監控之無線感測網路之需求，分成了創新之MEMS 感測元件、前瞻的 前端類比電路、後段信號處理、電力電子、智慧型電力供應源與微處理器 等六項技術，才能構成一個完整且具有廣泛使用性之微感測模組。針對感 測器而言，依據其不同之感測特點，設計其所需之訊號放大電路（Signal Conditioning Circuit），而其主要是將感測器所量得的訊號轉化為電訊號並放 大至ADC 的輸入範圍。其次再經由一個十位元以上之低耗能的類比數位轉

換器（Low Power ADC）轉換成數位訊號送到微處理做資料之處理，最後 處理完成的資料由射頻技術(RF Technology)所設計之無線訊號傳輸接收電 路與天線（RF Circuit 與 Antenna），將感測所得之結果傳送出去。而為了 要能達成攜帶式的感測系統，這個模組中更具有一微機電技術所設計與製 作之微型能量產生器（Micro Power Generator）和一附屬的電源供應（Aux Power Supply）部分，再配合上電源管理電路（Power Manage Circuit）提供 上述各項電路電源，達到更長使用時間，使得應用於人體生理訊號量測之 無線微感測模組具有長時性與無線化。 類比數位轉換器對總計畫應用於無線感測網路之超低耗能無線微感測 模組而言，是一個十分重要的電路。在生醫訊號監控應用中，系統的使用 時間與訊號的解析度極為重要，而要監控的訊號為心電圖和腦波圖時，類 比數位轉換器的準確度最少要大於十位元以上。由於元件不匹配及比較器 的徧移量(Offset error)等問題，再加上感測所得之類比信號相當小，易受環 境雜訊甚至於信號藕合的干擾，使得此類比數位轉換電路成為是系統最為 脆弱困難完成的部份之一。本論文主要在設計一個十二位元超低耗能的類 比數位轉換器，依據總計畫的需求，我們需要一個如下表1-2所示規格的類 比數位轉換器[1]。

圖1- 1 應用於人體生理訊號量測之無線微感測模組系統架構[1] 表1- 1 生醫應用[40] Parameter Voltage range Frequency range (Hz) Electrocardiography (ECG) 0.5~4mV 0.01-250 Electroencephalogram (EEG) 1-100μV DC - 150 Electromyography (EMG) - DC – 10000 Electrooculography (EOG) 5 ~200μV DC - 50 Electroretinography (ERG) 0 ~600μV DC – 50 Nerve potentials 0.01 ~ 3mV DC - 10000 表1- 2 ADC 規格及設計目標

Specification Design Targets

Supply voltage <1 V 0.55V 0.9V

Conversion rate(Hz) 100 < & < 25K 1K 15K

Input signal swing Rail-to-rail

Resolution (bit) ≧10 10 12

Power dissipation < 15μW

1.3 論文章節組織及研究方法

本論文共分為六章，第一章闡述本論文研究背景、動機、目的以及研 究方法；第二章對四種中高解析度的類比數位轉換器的架構做簡單介紹與 分析；第三章分析十二位元低功率連續近似式類比數位轉換器的設計及架 構；第四章為設計的模擬及驗證；第五章為晶片量測結果；第六章為結論 及未來展望。 本論文所設計的類比數位轉換器是利用0.18μm CMOS 1P6M 製程來完 成晶片的實現。在所需類比數位轉換器中，著重在低功率和高解析度的實 現，為達到低功率和高解析度的設計，首先從架構層面來看，由分析各種 類比數位轉換器架構的耗能表現，再藉此挑選出最合適的架構；再從電路 層面來看，由於降低供應電壓通常是最快速降低整體耗能的方法，故降低 供應電壓來達到我們低耗能的需求；最後從電晶體層面來看，由於數位電 路的功率消耗與其負載電容成正比關係，故盡可能的降低數位電路的電晶 體大小以減少負載電容，來降低功率消耗。

第二章

ADC 介紹

在不同方面的應用需要不同的類比數位轉換器，選對了架構才能得到 比較好的效能。類比數位轉換器的效能主要分成高速、低耗能與高解析度 這三項來討論，但要能同時達到這三個要求並不太可能，故針對其應用會 有不同架構及特性的類比數位轉換器產生。類比數位轉換器架構種類繁 多，但大致上可就解析度和速度來分成三類，如表 2-1 所示，在此章節裡 只介紹中解析度和高解析度的類比數位轉換器。 表2- 1 類比數位轉換器種類[2] Low-to-Medium Speed, High Accuracy

Medium Speed, Medium Accuracy High Speed, Low-to-Medium Accuracy Oversampling Integrating Successive approximation Algorithmic Cyclic Flash Two-step Interpolating Folding Pipelined Time-interleaved

2.1 Sigma-delta 類比數位轉換器

圖2-1為一階Sigma-delta類比數位轉換器架構，由一些簡單的類比電路 (比較器、開關電路、積分器、加法電路)以及一數位濾波電路組成，類比部 分一般稱為Sigma-delta調變器，數位部分主要是一降頻濾波器(decimation filter)，這種架構的類比數位轉換器主要是利用超頻取樣(Oversampling)及雜 訊整型(Noise shaping)的技巧來得到較高的訊號雜訊比(Signal-to-noise ratio, SNR)。

以較高之取樣頻率進行取樣，對量化雜訊而言其功率是不變，但因取樣頻 率變大，所以PSD 之高度下降。若我們以數位低通濾波器對取樣後之訊號 進行處理，則欲處理之頻寬內的訊號並未受影響，但卻有部分之量化雜訊 被濾除，因此對整體而言SNR 增加了。 Quantizer (1 bit ADC) Filter Digital N−bit Comparator

Σ

− + +V_REF −V_REF Sigma−delta modulator in Digital outputs V Integrator 圖2- 1 Sigma-delta 類比數位轉換器 雜訊整型(Noise-Shaping) 主要精神就是改變量化雜訊之能量分布，使 其盡量推向高頻段，如此一來取樣訊號經數位濾波器後可將絕大部分之量 化雜訊濾除以提升SNR，而愈高階的 Sigma-delta 類比數位轉換器，其雜訊 整型的程度也就愈好，但所耗的成本及功率也會相對的增加。

2.2 積分式類比數位轉換器(Integrating ADC)

大部份的積分式類比數位轉換器為雙斜率積分式類比數位轉換器

的架構如圖2-2[3]所示。其中主要包括了一個積分器、一個比較器、一個控 制邏輯電路以及一個計數器。 V₁ S₂ R −V_in V_REF Controller S₁,S₂ Control signal start/stop Clock Digital output − + − + S_{1 Counter} OPAMP COMP C 圖2- 2 雙斜率類比數位轉換器[3] 對於此雙斜率積分式類比數位轉換器之操作方式，主要分成重置、輸 入電壓積分及參考電壓積分三個步驟，重置主要是將積分器的輸出清除為 零，輸入電壓積分為在固定的時間 T1內，將 S1接至-Vin，此時積分器輸出 V1將以Vin/RC 之斜率逐漸地上升，不同的輸入值將會導致不同的斜率，如 圖2-3 所示。若要完成一 N 位元之類比數位轉換器，則要能在 T1的期間內 計數至2N次，此期間完成之後積分器之輸出將達到一峰值Vpeak，其值如(2.1) 所示： 1 *T RC V Vpeak= in (2.1) 下一個步驟參考電壓積分主要為在固定時間 T2內，將 S1接至 Vref，此時積 分器輸出 V1將以 Vref/RC 之斜率下降，如圖 2-3 所示。此 T2會由於輸入之 不同而有所改變，Vin愈大，則 T2會較長，然而由圖 2-2，我們可以發現其

2 *T RC V Vpeak= ref (2.2) 由(2.1)及(2.2)之關係可得(2.3)，再藉由 T 與 n 成正比，產生(2.4)，其中 nref代表 2N，N 為 ADC 的解析度，而 n 代表數位輸出值。由(2.4)可以發現 此雙斜率類比數位轉換器之效能與R 及 C 值無關，所以能達到較高的解析 度。 ref in V V T T = 1 2 (2.3) ref in ref V V nn = (2.4) 1

)

Fixed interval (T

Variable interval (T

₂

)

Variable slope=V /RC

Fixed slope=V

_REF

/RC

V

₁

V

_peak

Time

Phase 1

Phase 2

in 圖2- 3 雙斜率類比數位轉換器操作[3]

2.3 連續漸近式類比數位轉換器(SA ADC)

連續漸近式類比數位轉換器主要的構成元件為一個比較器、一個N-bit

器(Successive approximation register, SAR)。傳統的連續漸近式類比數位轉換

器架構如圖 2-4 所示，此架構的轉換原理主要是使用二進位搜尋演算法

(Binary search algorithm)的觀念，其操作方式主要分成三個步驟，分別是取

樣模式、保持模式及電荷重新分佈模式。取樣是將Sb切到Vin且Sa 將 VDAC 端接至地端，接著進入保持的模式，此時VDAC電壓為-Vin，下一步就進入轉 換的模式，也就是電荷重新分佈模式，這個模式需要 N 次的轉換，N 取決 於類比數位轉換器的解析度，除了最後一次的轉換，其餘的轉換後都會在 VDAC端加或減 Vref/2c，其中 c 為第幾次的轉換，而藉由加或減來得到最後 相對的數位輸出。 C C6 C7 C8 C9 C10 C11 Vdac 2 C3 5 C C4 C 12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 reset =VSS 0 C Sa 1 C S12 Vin VREF Sb Comp SAR 12 S1−S12,Sa,Sb,reset C1=C0 Ci+1=2Ci,i=1,2,...,12 圖2- 4 傳統之連續近似式類比數位轉換器[3]

2.4 循環式類比數位轉換器(Cyclic ADC)

循 環 式 類 比 數 位 轉 換 器(Cyclic ADC) 與 管 線 式 類 比 數 位 轉 換 器 (Pipelined ADC)有相同之工作原理，其差異在於循環式類比數位轉換器是利 用相同的硬體來完成轉換，藉由使用不同的相位來轉出每個位元，達到節 省硬體的效果。下圖 2-5 所示的是一個每次轉換出一位元的循環式類比數 位轉換器。因此，對於舉例的循環式類比數位轉換器而言，一個十二位元 的輸出規格，需要十三個時脈來完成轉換，其中一個為取樣的時脈，剩下 的十二個為轉換每個位元的時脈。

Σ

X2 V(i) Sample/Hold Comparator B(i)

−

+

V_in +V_ref −V_ref Multiplier + − COMP S/H 圖2- 5 循環式類比數位轉換器[37]

2.5 類比數位轉換器之選擇

十 位 元 以 上 低 功 率 類 比 數 位 轉 換 器 大 致 為 上 述 四 種 ， 第 一 種 Sigma-delta ADC，因為其主要功率消耗在數位的濾波器，而這部份的功率 消耗相當大，故不考慮此架構。第二種架構 Integrating ADC，因為積分器 使用了閉迴路的架構，所以想用低電壓來完成運算放大器可說是有一定的 難度，而且還要考慮到運算放大器的頻寬的問題，故要用這一種架構來實 現我們的目標也不太可能。而最後比較可行的架構有循環式類比數位轉換 器和連續近似式類比數位轉換器這兩種，故就這兩者來以分析。首先觀察 Opamp 及比較器的數目，從架構上而言，兩者對於十位元以上解析度其所 消耗之功率相近。再藉由從IEEE 尋找十位元以上之類比數位轉換器論文， 發現低耗能以連續近似式類比數位轉換器居多，且目前十位元以上類比數 位轉換器之最低耗能為以連續近似式類比數位轉換器實現[5]，而其實現方 法是和普通架構之類比數位轉換器相似，但是多加上了 Offset calibrating

解析度頻寬(Effective resolution bandwidth, ERBW)也是最佳的，且其所消耗 之功率也很低，固其所完成之整體效能很好，但其ENOB 只有 10.55 位元。 另外使用循環式類比數位轉換器的架構[37][39]，如[39]其 resolution 要求十 二位元，但其 ENOB 只有 9.7 位元，雖然功率變小，但就整體而言，其效 能較差，而其它採用此一架構之類比數位轉換器，其所消耗功率都遠大於 15μW，故循環式類比數位轉換器的架構在我們這個計畫中不適用。藉由架 構上的分析及查詢 IEEE 論文等均顯示連續近似式類比數位轉換器可達到 低耗能的需求。 總計畫給我們的規格需滿足表1-1，即是要製作一個供應電壓小於 1V， 取樣速率大於15KHz 且功率消耗小於 15μW 的十二位元類比數位轉換器， 故在此我們使用連續近似式類比數位轉換器來完成所需的低耗能類比數位 轉換器。

第三章

十二位元超低功率連續漸近式

類比數位轉換器設計

由第二章所做的分析再加上搜尋 IEEE 的論文及學長之經驗可知，在中 高解析度(10-12bits)的類比數位轉換器以連續漸近式的類比數位轉換器的 消耗功率最低，因此我們採用此種架構來設計實現十二位元超低功率的類 比數位轉換器。SAR ADC 的架構主要分為數位及類比電路兩部份，數位電 路部份其功率消耗 ( ) 2 ( ) in DD clk in f CV V V P = α ，其中 fclk 為使用的時脈頻率、C 為輸出負載總電容值 VDD 為數位電路之電源電壓及α(Vin)為切換活動因素

(swithching activity factor)，由功率消耗的公式可知降低數位電源電壓可以

有效地減少功率消耗；而類比的電路部份消耗功率主要是由靜態偏壓電流I 和類比電源電壓 AVDD 的乘積所決定，即P =I ⋅AVDD，對於相同電流的來 說，減小電源電壓值亦可以得到較小的功率消耗，所以對於SA ADC 而言， 可以藉由降低電源電壓來同時減少數位及類比電路之消耗功率。 在國科會總計畫中要實現一個應用於人體生理訊號量測之無線微感測 模組，模組中之類比數位轉換器所需的電源主要有類比電壓、數位電壓及 參考電壓，其由電源管理(Power management)系統來提供，為了達到目標超 低功率消秏的目標，所以降低這三種電壓來得到更低的功率消耗，並且需 要讓ADC 仍能正常工作，故我們要分別觀察三種電壓降低所造成的影響， 來決定其分別所需最低電壓。數位電壓主要是用來做邏輯準位高低的判 別，而將其電壓降低主要是影響到延遲的時間，所以只要供應電壓在 0.4V 以上[27]其都能正常工作；降低參考電壓主要是影響其最小位元(LSB)刻 度，當1 個 LSB 的電壓越小時，受到雜訊的影響就越嚴重，這將會使得 SNDR

及DAC，當 1 個 LSB 越小則設計上就更加困難；而類比電壓方面，則因為 其電晶體(MOS)之臨界電壓(threshold voltage)並不會隨供應電壓降低而變 小，此現象將會對類比電路設計造成嚴重的影響。另一方面，考量到電源 管理若要提供我們不同電壓將會使得其功率消秏加大，所以必須將使用到 的三種供應電壓設定成一樣，因此將供應電壓訂為0.9V[5]。

3.1 提出之 SA ADC

圖2-4 為傳統之 SA ADC 架構，為了完成減少功率消耗這個目標，所以 降低整個 ADC 的操作電壓，並且為了得到較高的訊號雜訊比(SNR)，所以 我們希望ADC 能具備軌對軌的輸入範圍，由於一般的傳輸閘(Transmission

gate, TG)開關在輸入接近 VDD/2，會使得 NMOS 及 PMOS 均為不導通 (Dead zone) ， 這 個 問 題 可 用 低 電 壓 製 程 (low-Vt process)[32] 或 拔 靴 法 (Bootstrapping technique) [4][33]方式來解決，但由於低電壓製程將會提高成 本，因此不考慮採用這種方式解決，而改採用Bootstrapped switch 的技巧來 克服此問題，但由於傳統SA ADC 共有十四個開關需要達到軌對軌的傳輸， 所以我們需要十四個 Bootstrapped switch，雖然解決了低供應電壓時的問 題，但同時也增加了許多的電路，提高了功率的消耗，所以架構上還需要 做一些更改。 傳統的 SA ADC 架構還存在二個問題，一為其由電容所組成的數位類 比轉換器(DAC)，因在製程製造時所做出的電容和理想上我們所需電容會不 同，此情形為電容不匹配(Mismatch)的現象，其將使得 DAC 的誤差量大於

LSB12/2 以上，故我們採用了類似[5]的方法將其分成 Main DAC 和 Sub-DAC

來降低 DAC 的誤差量，其二為當 Vin愈大時其 Vdac則會得到愈大的負值，

而若使用一般之 TG 來完成開關 Sa 的話，將會造成開關 Sa 會出現漏電流

並 且 另 一 端 接 DAC 的 方 式 ， 並 且 在 DAC 的 部 份 也 採 用 了 [7] 中 的 grounded-switches 的技巧，即是接 VDD或 Gnd 兩個電位的技巧，圖 3-1 為 我們提出之SA ADC 架構。 D1−D12 12 switch Bootstrapped Comparator cancellation +Offset _SAR φ2 φ2 S1 S3 in V REF V S4 V 13 φ3 in+ V in− S2 φ3 φ1,φ2 DAC and φ3 C _out S/H φ2 圖3- 1 提出之 SA ADC

此架構主要分成四個部分，分別是取樣保持電路(Sample and hold

circuit, S/H)、Digital-to-Analog Converter (DAC)、可以消除偏移量的比較器 (Comparator with offset cancellation)、連續暫存器(SAR)。為了要達到軌對軌 的輸入範圍，且由於輸入範圍內的任一共模電壓所得到的偏移量會有所差 異，所以加上開關S1、S3 來讓偏移量都能正確儲存，而使用這個方法的主 要原因為 DAC 不管怎麼轉換，最後都一定會接近所取樣的 Vin值，故我們 在取樣 Vin訊號時，同時也採用 Vin來當成比較器的共模輸入電壓，如此就 能解決不同偏移量的問題。而此架構和傳統的SA ADC 架構的操作原理大 致相同，只是我們多一個用來處理偏移量的動作，故我們的SA ADC 的操 作主要分有3 個動作：

φ2：輸入取樣及儲存偏移量、 φ3：轉換每一位元，並且在轉換的同時消除偏移量， 所以共需要十四個週期來完成一次轉換。如圖3-2 所示，其中φ1 和φ2 能部 份同時發生，但不能完全重疊，因為一個主要是用來清除上一次轉換所儲 存的偏移量，另一個主要是用來儲存這次轉換要儲存的偏移量，都是同一 些元件上動作，而φ2 和φ3 不能有部份重疊發生，主要原因有二個，一為當 S3 和 S4 同時 on 時，Vdac這點的電壓將會隨著Vin而改變，二為當在SH 電 路在取樣且S2 on 時，這時用來取樣的那顆電容還沒取樣到正確的輸入值， 則開始φ3 轉換位元的相位。而在此因為要防止 Dead zone 的問題，所以 S1、 S2、S3 及 S4 都要使用 Bootstrapped 的開關來設計。

D1 D2

D11 D12

φ1

φ2

φ3

Comp_result

13 clock cycle

14 clock cycle

Conversion rate

圖3- 2 提出之 SA ADC 之 Phase

3.1.1 取樣保持電路(Sample and hold, S/H)

傳統上，一般都是採用TG 來實現 S/H，但由於我們要設計實現一個低

一為在低電壓時，由於不同製程MOS 臨界電壓的限制，所以除非使用較為

先進的製程才能降低臨界電壓，或是使用Bootstrapped switch 電路的方法來

改善臨界電壓所造成的問題，而另一個問題為使用 TG 所完成的 S/H 解析

度有其限制，由於 S/H 中 TG 主要是做開關使用，所以一般都是操作在深

三極管區(Deep triode region)，若再加上使用 Bootstrapped 的技巧，其當 NMOS 導通時汲源極兩端的電阻可以表示成 ) 2 2 )( ( 1 , thn in DD ox n n on V V V L W C R − − = μ (3.1) 而因為使用了Bootstrapped，所以 TG 中的 PMOS 只是為了增加 Vin接近VDD 時的導通性，如圖3-3 所示為此種 Bootstrapped 架構，圖 3-4 為以 HSPICE 模擬輸入不同電壓之電阻變化情形，由圖可知 TG 之導通電阻最後會較接 近NMOS 的電阻曲線，且使用 P 和 N 並聯起來的開關導通電阻變化範圍變 小，所以將其使用到 ADC 中並模擬其可行性，圖 3-5 為 Pre-simulate 整個 ADC 對於其以 Bootstrapped 完成的 S/H 輸出頻譜分析圖，其 SNDR 為 86.1dB，而 ENOB 為 14.01bit，故在輸入信號低頻時之解析度符合於我們的 設計需求，而由圖3-6 為其在接近 Nyquist frequency 之頻譜分析圖，其 SNDR 為75.3dB，而 ENOB 為 12.2bit，其雖然也符合我們的設計要求，但其當輸 入頻率在由DC 接近 Nyquist frequency，將會受限於線性度的影響，而解析 度下降較快，故此我們可知線性度對於 S/H 也是相當重要的，所以我們採 用線性度較好的Constant Vgs的技巧來解決低電壓及解析度的問題。

=V_SS S/H=1, Sample mode S/H=0, Hold mode in V V_DD =V_SS N4 Global reset N5 Inv1 N1 C2 C1 N2 N3 S/H P2 N4 P1 s V_out C SS =V 圖3- 3 一般的 Bootstrapped 架構[4] 0 0.2 0.4 0.6 0.8 0.9 0 5 10 15 20 Input level (V) R on (Kohm) MOS N Boosted MOS P Boosted

MOS P+N Boosted switch Constant Vgs

0 1000 2000 3000 4000 5000 6000 7000 -120 -100 -80 -60 -40 -20 0 Frequency(Hz) Pow e r Spec tr al D e ns ity (dBFS/ b in ) 圖3- 5 採用 Bootstrapped 開關之取樣保持電路 0 1000 2000 3000 4000 5000 6000 7000 -120 -100 -80 -60 -40 -20 0 Frequency(Hz) Pow e r Spec tr al D e ns ity (dBFS/ b in ) 圖3- 6 接近 Nyquist frequency 的 S/H 輸出頻譜 VDD : 0.9 V Fs : 15KS/s SNDR : 86.1 dB ENOB : 14.01 bit 512 points FFT VDD : 0.9 V Fs : 15KS/s SNDR : 75.3 dB ENOB : 12.2 bit 512 points FFT

如圖3-7 所示為簡易的 Constant Vgs電路，其目的是要將輸入開關的閘 源極電壓都能使用一較為固定的電壓，如此對於不同大小的輸入其電阻將 變化不大並且較為線性，最主要是由一個路徑用來儲存閘源極所需的較高 電壓，及將所儲存的電壓傳至輸入開關的閘源極這兩個部份所組成。而為 了儲存較高的電壓，故使用了Boosted clock 的架構，其工作原理和一般的 Bootstrapped 相似，主要是將 N2 的閘極(Gate)電壓升到 VDD及2VDD-Vtn 兩 個準位，當S/H的信號為低電位時， N3 的閘極電壓為 2VDD-Vtn，故 N3 會進入三極體區，並延著 C3 和 N6 路徑將電容 C3 兩端充至 VDD，並且要 藉由N11 及 N12 將 Vg接至地，使得N10 的開關 OFF，故 S/H 電路進入了 保持(Hold)的模式；S/H為高電位時，N3 的閘極電壓為 VDD且開關 N6 為 OFF 的狀態，而電容 C3 在保持模式時，已經儲存 VDD的電荷量，故N3 也 為OFF 的狀態，而此時要 C3 的電荷利用開關的方式傳至輸入開關的閘源 極，所以N11 和 N12 為 OFF，且 P1、N7、N8 及 N9 都為導通的狀態，而 藉由這些開關的切換，將C3 兩端的電壓 VDD傳至N10 的閘源極，使得S/H 電路進入取樣(Sample)的模式。因為 Vg可能是0 至 2VDD之間的電荷，當沒 加上N11 時，N12 的 VDS 為 2VDD，故N12 有可能會燒燬，而當 Vg為2VDD 時，如果沒加上N8，則有可能會造成 N7 不導通的，使得 Constant Vgs工作 不正常，而達不到所想要的需求，所以要加上 N8 及 N11 在增加電路的可 靠度。圖 3-8 為 Pre-simulate 整個 ADC 時，拉取樣保持電路輸出之頻譜分

析圖，其SNDR 為 80.3dB，而 ENOB 為 13bit，故其解析度有符合 12bit 以

上的設計要求，而圖3-9 為其接近 Nyquist frequency 時之輸出頻譜，也符合

我們的要求，而由DC 至 Nyquist 頻率慢慢增加時，Constant Vgs所下降的解

析度較少於一般的 Bootstrapped 架構。圖 3-10 為將 VDD降到 0.55V 之取樣

保持電路輸出之頻譜分析圖，其SNDR 為 71.1dB，ENOB 為 11.5bit，故解

=V_SS =V_SS =V_SS S/H V_DD N4 reset N5 Inv1 N3 N2 N1 S/H C3 C2 C1 V_out C N10 V_in N8 N7 P2 N6 V_g S/H=1, Sample mode S/H=0, Hold mode N11 N12 N9 P1 =V S SS Global S/H 圖3- 7 取樣保持電路[33] 0 1000 2000 3000 4000 5000 6000 7000 -120 -100 -80 -60 -40 -20 0 Frequency(Hz) Pow e r Spec tr al D e ns ity (dBFS/ b in ) 圖3- 8 取樣保持電路之輸出頻譜分析圖 VDD : 0.9 V Fs : 15KS/s SNDR : 80.3 dB ENOB : 13 bit 512 points FFT

0 1000 2000 3000 4000 5000 6000 7000 -120 -100 -80 -60 -40 -20 0 Frequency(Hz) Pow e r Spec tr al D e ns ity (dBFS/ b in ) 圖3- 9 接近 Nyquist frequency 的 S/H 輸出頻譜 0 100 200 300 400 500 -90 -80 -70 -60 -50 -40 -30 -20 -10 0 Frequency(Hz) Pow e r S pect ra l D e nsi ty (d BFS /b in ) 圖3- 10 當 VDD降至0.55V 時之 S/H 輸出頻譜 VDD : 0.9 V Fs : 15KS/s SNDR : 76.4 dB ENOB : 12.4 bit 512 points FFT VDD : 0.55 V Fs : 1KS/s SNDR : 71.1 dB ENOB : 11.5 bit 512 points FFT

3.1.2 數位類比轉換器(DAC)

在這個部份主要由數位類比轉換器消耗之功率、電容Mismatch 時會造 成的影響、佈局時之寄生電容及良率(yield)這四方面來選擇我們所需要的 DAC。在 DAC 設計方面，一般都是由電阻或電容陣列所組成，而藉由連續 近似暫存器(SAR)所發出的控制信號來控制 DAC 中每一個電阻或電容是接 地或是接參考電壓，再由分壓原理或電荷重新分佈(charge redistribution)原

理來產生 Vdac電壓，即 DAC 的輸出電壓，再用 Vdac電壓與 Vin經取樣保持

電路Hold 的值比較，將比較完後的輸出結果送入連續近似暫存器，之後由 不同的輸出結果來產生新的控制訊號來控制DAC。 1 C S12 C C₆ C₇ C₈ C₉ C₁₀ C₁₁ V_dac 2 C3 5 C C4 C 12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 REF V =V_SS 0 C S1 reset Sa 圖3- 11 DAC 之電容陣列 如圖3-11 所示為一般傳統電容陣列的 DAC，而就我們所關心的四點來 進行分析此種 DAC，先從功率方面來觀察，假設其需 14 個時脈週期來完 成一次的轉換，並且其主要時脈頻率為210 kHz，單位電容 C0為24f F，VDD 為0.9 伏，則其參考電壓的功率可近似於[4]為 ) 2 1 6 5 ( 0 2 14 ) ( 12 2 2 in DD in REF V fclk C V V PV ≅ − (3.2) 其值大約在0.4 至 1μW，其主要和 Vin大小有關，功率消耗在我們設計可容 忍的範圍內；再來分析其電容Mismatch 和寄生電容所造成的影響，將其中

單位電容值，而此時若只考慮電容Mismatch 的話，其 Vdac的錯誤量會小於 LSB12/2，但是當多考慮了佈局時產生於電容兩端之並聯寄生電容影響，則 我們會發現這種架構的可用性極低，主要是因為在從Calibre PEX 得知最小 電容兩端並聯的寄生電容大概為1.5f F，所以最大電容兩端並聯的寄生電容 則要達到3.072pF，而當這個寄生電容偏移 0.6%時，則 INL 會超過 1 LSB12， 而當偏移4%以上時，則有效位元(ENOB)則會低於 10 位元，並且在佈局時， 對於那麼大的寄生電容，我們比較不容易控制其寄生電容大小。這種架構 由於其在功率消耗部份表現不錯，但是誤差量可能會很大，故不採用此一 架構。 由前述架構可知其誤差量主要來自於最大電容兩端並聯的寄生電容， 所以將整個 DAC 分成兩個部份能有效的降低其寄生電容造成的錯誤量影 響，而分割方法大至上有兩種，一為Sub DAC 使用電阻的形式完成，如圖 3-12 所示，而另一種為 Sub DAC 使用電容的方式完成，如圖 3-13 所示。 我們先從功率消耗的方面來做分析採用電阻形式來完成的DAC，因為使用 了電阻來完成,故先分析熱雜訊的影響，其在室溫下的平均值[15]為 R f V_R2( )₌ 4*1.38*10−23 *300* _(3.3) 假設我們所需的頻寬為 1MHz 時，則可使用的最大電阻 RT 不能大於 256KΩ，而如果使用此大小的電阻值來設計，其所造成的消耗功率必定會 超出我們的設計規格，故此種架構的DAC 並不適用於低功率的設計。 =V_SS C₁₂ REF V C₆ C₇ C₈ C₉ C₁₀ C₁₁ R R R R S10 S11 S12 S9 S8 reset S7 S6 S5 S4 S3 S2 S1 C₀ V_a

Sub−DAC _{Main DAC} V_dac

R_{2 3 4 5} 1 R_M 圖 3- 12 Sub DAC 使用電阻陣列 Ci+1=2Ci, i=6,7,…,11 C0=C6 Ri+1=2Ri, i=1,2,…,4 RM=R5

C₁₂ REF V C₆ C₇ C₈ C₉ C₁₀ C₁₁ reset S7 S6 S5 S4 S3 S1 C₀ C_P a V V_dac

Sub−DAC Main DAC

2 3 1 C C ₅ S10 S11 S9 S8 C C₄ S12 C =V_SS =V S2 SS 圖3- 13 Sub DAC 使用電容陣列 表3- 1 比較 DAC 之效能

DAC 架構 Accuracy Power dissipation

Tradition 較 差 中 等

Sub-DAC with Res. 較 好 較 差

Sub-DAC with Cap 中 等 較 好

表 3-1 為這三種 DAC 的比較，在精準度方面，由於將整個 DAC 分成

Main DAC 和 Sub-DAC 兩個部份，所以準確度會比傳統的架構佳，而在使

用相同的Main DAC 下，使用電阻完成 Sub-DAC 需考慮到寄生電容的因素

較少，所以比使用電容來完成Sub-DAC 的精準度還好，而在功率消耗方面，

因為全部採用電容完成的DAC 功率消耗會較低，又在使用相同的單位電容

的條件下，總電容值越小則功率消耗越低，所以整體表現最佳的為Sub-DAC

使用電容的方式來完成。

為了得到較好的效能，故來分析 Main DAC 及 Sub-DAC 合適的位元

數，主要可從兩方面來探討，一為從Va點之寄生電容來看，這一方面主要 考慮到當 Va 點的寄生電容多大時，將會使得 Vdac 的 INL 或 DNL 超過 LSB12/2。故在此我們先假設每個電容具有良好的匹配性，而 Va產生的寄生 電容對於Sub-DAC 影響最嚴重，而 Sub-DAC 又以 MSB 影響最大，經分析 Ci+1=2Ci, i=1,2,…,5 Ci+1=2Ci, i=6,9,…,11 C0=C1=C6

p bit MDAC bit MDAC bit DAC Sub bit DAC Sub p a C C C C C V + − + − = − _ _ _ _ ) 1 _ _ ( 2 ) 1 2 ( ) 1 2 ( 2 ) ( _(3.4) ) ( * 2 1 ) ( _{_ a} p bit MDAC p dac C V C V = (3.5) ) 0 ( ) ( − = = dac p _dac p error V C V C V (3.6)

其中MDAC_bit 為 Main DAC 的位元數，Sub_DAC_bit 為 Sub-DAC 的位元

數。可由(3.6)來推得表 3-2，由表中我們可知最大在佈局的寄生電容再加上 C0底端所產生的寄生電容要小於24f，但由於佈局的因素，Sub-DAC 使用 5 位元的寄生電容是由 (25-1)個單位電容的上板對地所產生，其值約為 18fF 左右，而使用6 位元的話，則是由(26-1)個單位電容的上板對地所產生，其 值必會超過24fF 以上，所以採用架構 1 來實現較為困難，而可由架構 2 及 3 兩者選擇其一。兩者選擇主要考量到功率消耗方面，在同樣的單位電容 下，第 2 種架構一定比第 3 種架構消耗功率低，故最後採用第 2 種架構來 實現。 表3- 2 分析位元數之結果 Requirement : Verror <1/2 LSB12 架構 MDAC_bit Sub_DAC_bit Max. allowed Cap

in Va Power dissipation 1. 6 bit 6 bit 1.02C=24.36 f F 28 nW 2. 7 bit 5 bit 1.03C=24.72 f F 33 nW 3 8 bit 4 bit 1.06C=25.58 f F 55 nW

決定了Main DAC 與 Sub-DAC 的位元數之後，我們再來看還有那些寄

生電容效應會讓我們的精準度下降，首先連接兩 DAC 的 C0其底端是向著

影響最大，故佈局(Layout)時要讓其接近相對應電容的倍數，例如最小電容

C0兩端並聯的寄生電容為Cp0，則Main DAC 最大電容 C12其兩端的寄生電

容要接近64 倍的 Cp0，而Main DAC 電容 C11其兩端寄生電容要接近32 倍

的Cp0，以此類推，如此其所得到的Vdac才會較為準確。將我們考慮的因素

帶入以MABLAB 完成之 Successive approximation ADC 的 Behavior model

來進行模擬分析，其中 C0-C12每個電容都是由單位電容所組成，且每個電 容採用標準差0.1%的常態分配來得到其隨機誤差，而因為電容兩端的寄生 電容其為主要影響整個DAC 的效能的部份，所以我們在佈局時利用走線， 將其電容兩端並聯的寄生電容佈成以接近相對的倍數，最後在以 Calibre PEX 抽出其寄生值，並且也將 Va點抽出的值加上0.2*C0帶入分析其效能及 良率，圖3-14 為分析當樣本有 10000 個得到之結果，我們可以看到其 ENOB 集中在11.5bit 左右，並且每個樣本都在 11 位元以上，故在 DAC 的設計我 們就採用此一方式來實現 10.80 11 11.2 11.4 11.6 11.8 200 400 600 800 1000 1200 ENOB (bit) Y ei ld ( Q uant ity) 圖3- 14 ENOB 分析

φ2 及電荷重新分佈模式φ3，當在清除偏移量模式φ1 及取樣及儲存偏移量模 式φ2 時，主要是將 DAC 的電容兩端接至地；而電荷重新分佈模式時，其 DAC 的輸出點是浮接狀態，故 DAC 部分無靜態功率之消耗，因此在此處 其數位類比轉換器之功率主要由暫態功率所決定，藉此推導出(如附錄 A) 下式： + + − − + − + + − + − = − − ₋ = − = − − −

∑

∑

)( 2 2 ) 2 ) 1 2 ( ) 1 2 ( 2 2 ( ) 1 2 ( ) 1 2 [( 13 7 6 7 1 5 5 7 1 1 13 7 7 5 7 2 i i i i i n n n i ref clk sum D D CV F P ) 2 ) 1 2 ( ) 1 2 ( 2 2 ) 1 2 ( ) 1 2 ( 2 1 2 1 ( ) 2 2 1 ( ) 2 2 ]( 2 ) 1 2 ( ) 1 2 ( 2 ) 2 ) 1 2 ( ) 1 2 ( 2 2 2 1 [( 5 5 7 7 1 13 7 7 7 5 4 1 6 5 7 12 2 6 5 13 7 6 5 5 7 7 1 13 7 11 8 7 7 5 8 1 6 5 12 7 − + − + − + − + × − − + + − − + − + − + − + ×

∑

∑

∑

∑

∑

∑

= − − = − − = − − − − = − − = − = − − − n n n n n n n n n i i i n n n i i n n n i D D D D D D

⎪

⎩

⎪

⎨

⎧

.

,

,

where

12 1

到

為

的數位輸出

為時脈頻率

為單位電容

DAC

D

D

F

C

clk (3-7) 藉由(3.7)，我們可以知道當單位電容 C 值愈小，所消耗功率就會愈小，而 主要由兩個方面來決定單位電容的值，即熱雜訊(thermal noise)的分析及製 程，從分析熱雜訊的結果(如附錄 B)，可知能使用的電容值只需大於 10.7fF 即可，但由於此一電容值受限於製程佈局規則無法實現。故最後考慮尖端 放電並依據佈局規則(Design rule)決定使用的單位電容值約為 24fF。 在整個SA ADC 的解析度主要受到電容之間與寄生電容之間的比值影 響很大，並且由於所使用的最小電容很小，所以易受到其他非理想因素的 影響，因此在佈局方面需多加注意。而在佈局方面為了改善電容與電容之

組合實現，且在排列方面也都採用common-centroid 的方式來擺放電容，盡

可能的讓Main DAC 及 Sub-DAC 其 X、Y 軸均對稱來達到更好的電容匹配，

且在兩個 DAC 電容陣列的外圍使用了 dummy 電容來得到更佳的匹配，如

圖3-15 所示，A 為 Main DAC 的最大電容 C12，B 為 Main DAC 的電容 C11，

而I 為 Sub-DAC 之最大電容 C5，J 為 Sub-DAC 的電容 C4，依此類推。寄 生電容方面則是主要利用走線的方法，將其佈線成所需的倍數。 J J I I K I I J I I I I J K L M L K J I I I I J I I K I I J J A A A A A A A A A A A A A A A A A A A A A A B B B B B B A A A A B B B D D B B B A A A A B B C C E C C B B A A D C C H C C D E F G F E D C C C C D A A B B C C E C C B B A A A A B B B D D B B B A A A A B B B B B B A A A A A A A A A A A A A A A A A A A A A A 圖3- 15 電容陣列佈局

3.1.3 比較器(Comparator)

在這個部份中，由於學長所實現的比較器功率消耗方面極低並且能達 到軌對軌的輸入範圍極適合應用於我們的設計中，但是其缺點就是這種方 式設計會產生與輸入信號相關(input-dependent)的偏移量，而這種與輸入信 號相關的偏移量將會對於高解析的ADC 有極大的影響，所以若想將其用於 我們的設計中，則需要解決此偏移量問題。大致上有三種能消除比較器的 偏移量方式，第一種為低消耗功率之比較器且具備自我修正偏移量的設 計，而這種的比較器在目前已知的文獻中，尚無人將其實現，主要可能原 因為比較器對於微量的差動輸入較難比較出來，第二種為加入前置放大器 來放大這微量的差動輸入，最後的輸出為閂鎖(Latch)電路，並且每級放大 器以及 Latch 都使用消除 Offset 的技巧[5]，但是由於我們已經有相當適合 的超低耗能比較器，所以不考慮這個方法，第三種則是使用前置放大器來 降低比較器的 Offset 影響，而前置放大器每級也必須加入消除偏移量的技 巧，所以我們採用第三種方式來解決其偏移量的問題，並且只要能完成低 功率的前置放大器，則比較器的總功率消耗則是最低的。 COMP + PA2 3 + S5 1 φ2 C2 S7 φ1 φ1 S9 S10 S8 + φ2 S6 + + PA2 − − − − − − − − − S11 S12 2 out C V_in− + + PA1 + + PA2 Bootstrapped switch C1 C4 C3 V_in+ φ3 φ3 φ1 φ1 圖3- 16 比較器之架構 圖 3-16 即為我們使用的架構，由學長的量測可知偏移量 Vos_comp 大

約為 10mV 左右，若沒解決偏移量的問題，則精準度將會減少最少 5 位元

以上(10mV/0.22mV=45.6，約 5-6 位元)，故需要將偏移量降至 LSB12/2 以下，

即10mV/100=0.1mV，所以前置放大器的增益則最少要有 40dB 以上，並且

由於前置放大器本身也具有偏移量，故其本身也需要消除其偏移量。有兩 種較簡單的方式可以消除前置放大器的偏移量，第一種是使用前置放大器

使用 Close-loop 的方式，採用輸入偏移量消除(offset cancellation)的方式

[22]，第二種便是使用 Open-loop 的前置放大器做成輸出 offset cancellation 的方式[22]，使用第一種架構需要前置放大器的增益要大於 20dB 以上才能 消除偏移量，而因為使用的電壓小於1V，所以要用單級的架構來完成達到 高增益且又有軌對軌的輸入範圍的放大器較為困難，再加上 Close-loop 來 完成，又會有穩定性的問題，故採用第二種方式來做前置放大器的 offset cancellation，而這種方式其每級的增益在 20dB 以下，則最少需要串接兩級 以上的前置放大器。為了讓輸入範圍能達到軌對軌，且在任一個輸入共模 電壓增益都差不多，所以使用了第一級前置放大器 PA1，而前置放大器 PA21 及前置放大器PA22為主要的放大器，並且因為學長所完成的比較器Comp， 在每次比較完成之後，都會做一次重置的動作，其重置信號又與 Clock 有

關，所以加入了前置放大器PA23用來防止比較器的Clock feedthrough，並

且也加入了S11 及 S12 以防止在儲存偏移量時，Clock feedthrough 造成儲存 的偏移量不正確，並且由於 PA21和 PA22使用來做偏移量消除的電容會造 成增益衰減，所以PA23也使用來放大其衰減量。在我們的架構中並沒有每 一級前置放大器都加入Offset cancellation 電容，主要原因在於當每級前置 放大器都加入Offset cancellation 電容之後，前置放大器將需要更大的輸出 電流才能在想要的時間內將數值放大，而加大輸出電流將會讓功率消耗上

放大器高，所以我們假設前置放大器的Offset 為 5mV，而在最差的情況下，

Comp 的偏移量會經 PA23衰減再和PA23的Offset 相加，而前三級因為有採

用 Offset cancellation，則可以看成一個 Offset-free 的放大器，偏移量經

Offset-free 的放大器衰減回輸入端，其值將要小於 LSB12/2，所以 PA23不想 加入Offset cancellation 的電容，則前置放大器的增益需滿足下式： 2 _ 2 _ 2 2 2 1

*

*

(

)

3

*

2

/

PA comp os PA os in PA PA

A

V

V

C

C

C

A

A

LSB

≥

+

+

(3.8)

其中APA1為PA1 的增益、APA2為PA2 的增益，並且假設 C=C1=C2=C3=C4、

PA22及PA23的輸入電容都為相等，即等於Cin，由Calibre PEX 萃取出其輸

入電容之大概為9f F 左右，故在設計時將其帶入符合(3.8)式，則 PA23即可

不用加Offset cancellation 的電容。而比較器中所用之開關，其必須要傳遞

的信號都為接近1/2 VDD 的電壓，為了避免 Dead zone 的情形，所以都採

用Bootstrapped 的開關來完成，由圖 3-2 我們可以了解比較器操作情形，φ1

用來 Clear C1-C4 的前一次轉換所儲存的 Offset，φ2 則為將 PA1、PA21及

PA22的偏移量分別儲存到C1-C4 中，即 C1 和 C2 兩個電容總共所儲存的電

荷為 APA2*(APA1*Vos_PA1+Vos_ PA2₁)，而 C3 及 C4 兩個電容總共所儲存的電荷

為APA2*Vos_ PA2₂，φ3 則 S11 及 S12 on 開始每個位元的轉換，而這期間會將 偏移量儲存於C1-C4 上，在比較 S/H 保持住Vin的值與DAC 值的同時一起 消除。 3.1.3.1 前置放大器 (Pre-amplifier) 在設計時為了要得到較好的效能需要有軌對軌輸入範圍的前置放大 器，因此我們分析要使用那一種放大器才能達到我們的需求。在低電壓供

應下，有二種能實現軌對軌的前置放大器電路，一為使用Bulk driven 的架 構，其主要是從bulk 端來輸入信號，由[23][24]可知 bulk-driven 架構適合於 操作於需要軌對軌的輸入，並且其也能使用在低供應電壓的操作，當使用 PMOS 來當輸入級時，其 Vtp與bulk 電壓的關係式為 ) 2 2 ( | | | |Vtp =Vt0 +γ φF−VBS − φF (3.9) 其中Vt0為當沒有body effect 時的臨界電壓。其主要是藉由輸入差動電壓來 改變Vtp而得到差動的電流值，再由負載來將差動電流轉成差動電壓，而可 以控制負載來得到不同的增益，但是PMOS 的源極與汲極對於 bulk 端存在 著 pn 界面，其 pn 界面可能會造成漏電流的發生，而又由於我們的輸入差 動電壓很小，所以漏電流將會成為很嚴重的影響，故不太適合用在於我們 的設計。而另一種則為輸入同時連接P 及 N 型差動對，如[25][26]即是採用 此一方法來完成，但由於我們所使用的供應電壓小於 0.9V，所以其所採用 的 Cascode 負載電路就不能使用於我們的設計中，而[4]能使用於較低電壓 且同時連接P 和 N 型差動對的架構，但為比較器的架構，所以只需要將其 Latch 的地方改換成負載的型式，就能完成軌對軌的前置放大器，故我們來 選擇適用於低供應電壓的負載電路。一般差動對可運用二極體連接之MOS 或電流鏡來做為其負載，但是由於使用的電壓較低，所以MOS 可能會工作 在次臨界(Sub-threshold)區域，故分析這個區域所用到之參數。在這個區域 其電流公式為[15][35][36] )) exp( 1 )( exp( T ds T th gs D V V V V V L W K i ≅ ⋅ ⋅ − − η (3.10)

其中η 為 Sub-threshold slope factor，而 K 為一 Process-dependent parameter，

q kT

V_T = 為溫度電壓，在室溫下約為25mV，而由電流之公式，我們可推導

D T T ds T th GS T gs GS D m i V V V V V V L W K V V V i g = ⋅ ⋅ ⋅ − − = ⋅ ∂ ∂ ≅ η η η 1 )) exp( 1 )( exp( (3.11) 此時其輸出電阻ro為 D T ds T T ds T ds T th gs T DS D o i V V V V V V V V V V L W K V V i r − = _{⋅ −} ⋅ − ⋅ ⋅ ⋅ − = ∂ ∂ = )) exp( 1 ( ) exp( )) exp( )( exp( 1 1 η (3.12) 而由(3.11)式可知在次臨界區的電流iD很小，故gm之值也很小，所以當要 放大 20dB 左右，則負載則為將增益加大的主要元件，而只使用二極體連 接的MOS 或電流鏡來當負載，其在低電壓下之 ro可由(3.12)式看出，都不 足以將增益放大20dB 左右，故使用了 diode-connected 電晶體 Ro1 和負電 阻Ro2 並聯來提高負載值[15]，兩者所並聯起來的負載電阻如下： 2 1 2 1 2 1 1 1 1 1 1 // 1 2 // 1 D T D T m m m m out i V i V g g g g Ro Ro R ⋅ − ⋅ = − = − ≅ = η η (3.13) 1 1 2 2 1 1 2 2 2 1 2 1 1 1 L W L W L W L W i i i i R g A D D D D out m v − + = − + = × = (3.14)

由(3.14)式中，其增益 gmRout的乘積值只跟負載的aspect ratio W/L 有關，

所以當供應電壓下降其增益並不會有很大的改變。由於設計上要得到正負 載電阻值，故 2 2 1 1 L W L W > 。 圖 3-17 為我們所設計的前置放大器架構，主要原理是將輸入的差動電

軌的輸入範圍，故在輸入共模電壓較低時，由 P 型差動對將輸入電壓轉成 電流，在藉由N3 至 N6 所組成的負載轉換成電壓的型式；而在輸入共模電 壓較高時，N 型差動對也是將輸入電壓轉成電流，在由 P1 至 P3 所組成之 電流鏡將電流複製到輸出端，最後在由負載轉換成電壓的型式；然而輸入 共模電壓介於兩者之間時，P 型及 N 型差動對將同時操作，而最後是將其 兩者的電流總和藉由負載轉成電壓。而由於此種前置放大器的輸出在 1/2 VDD左右，而為了得到更好的效能，所以所有的前置放大器和比較器都是採 用軌對軌的電路來完成。 圖3-18 為 PA1 的頻率響應，其 corner 的範圍在 6.2-9.3dB 之間，而圖 3-19 為 PA2 的頻率響應，其 corner 的範圍在 17.9dB-22.9dB，其最差的情形 也符合(3.8)式，故在此比較器在供應電壓 0.9V 是可行的。而為了更進一步 的降低功率消耗，所以降低供應電壓至0.55V，圖 3-20 為在 0.55V 時之 PA1 頻率響應，圖 3-21 為在 0.55V 之 PA2 的頻率響應，其則是以 10 位元的解 析度來設計，也符合(3.8)式。 =V_SS V_DD V_in− V_bias2 P3 P2 P1 P0 N0 N1 N2 N5 N4 P5 V_in+ P4 out− V V_out+ P6 N6 N3 V_bias1 圖3- 17 軌對軌之前置放大器

100 101 102 103 104 105 0 1 2 3 4 5 6 7 8 9 10

Frequency (log) (KHz)

Vo

lts

d

B

tt ff fs sf ss 圖3- 18 供應電壓 0.9V 之 PA1 頻率響應 100 101 102 103 104 105 0 5 10 15 20

Frequency (log) (KHz)

Vo

lts

d

B

tt ff fs sf ss 圖3- 19 供應電壓 0.9V 之 PA2 頻率響應

100 101 102 103 0 1 2 3 4 5 6 7 8 9 10 11

Frequency (log) (KHz)

Vo

lts

d

B

tt ff fs sf ss 圖3- 20 供應電壓 0.55V 之 PA1 頻率響應 100 101 102 103 0 5 10 15 20 25

Frequency (log) (KHz)

Vo

lts

d

B

tt ff fs sf ss

3.1.3.2 比較器 (Comparator)[4]

這個電路主要是由學長所提出之設計，其使用N4 及 N6 來形成之閂鎖

(Latch)，並且為了解決 Latch 磁滯的問題，所以加入了 reset MOS (N3、N5) 來減低磁滯的影響，而最後再加一反向器將訊號拉至數位訊號位準，其架 構如圖3-22 所示。 V_in− P3 P2 P1 P0 N0 N1 N2 N5 N6 N4 P6 P5 N3 V_in+ P4 V N7 P7 P8 N8 reset V_bias1 V_bias2 V =V_SS DD out+ V out− 圖3- 22 軌對軌之比較器

3.1.4 連續近似暫存器(SAR)

連續近似暫存器使用了 CMOS 邏輯電路來實現，其對於 DAC 部份之 電容下端控制線操作如表格 3-3 所示，由此表我們可知只要使用移位暫存 器、多工器及一此邏輯電路即可完成。每次所儲存的偏移量都不一樣，所 以要多一個循環來做清除上次所儲存的偏移量，另外要多一個循環來儲存 這次轉換所需要的偏移量，並且對輸入訊號做取樣，所以共多加兩次的循 環來做上述兩個動作，且要實現一個 12 位元的 ADC，故最少必須要有十 二次循環來解出12 位元，故要使用十四個循環來完成一次的轉換。整個連 續近似式類比數位轉換器總共需十四個步驟，第一步先做清除偏移量的模 式，第二步為取得所需的偏移量，並且取樣輸入信號，同時也對DAC 部分 做重置的動作，而第三步至第十四步做保持模式，並依序解出最高位元至

表3- 3 連續近似暫存器操作

DAC switch control signal P C S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 R φ1 1 0 0 0 0 0 0 0 0 0 0 0 0 - φ2 2 0 0 0 0 0 0 0 0 0 0 0 0 - φ3 3 1 0 0 0 0 0 0 0 0 0 0 0 D12 φ3 4 D12 1 0 0 0 0 0 0 0 0 0 0 D11 φ3 5 D12 D11 1 0 0 0 0 0 0 0 0 0 D10 φ3 6 D12 D11 D10 1 0 0 0 0 0 0 0 0 D9 φ3 7 D12 D11 D10 D9 1 0 0 0 0 0 0 0 D8 φ3 8 D12 D11 D10 D9 D8 1 0 0 0 0 0 0 D7 φ3 9 D12 D11 D10 D9 D8 D7 1 0 0 0 0 0 D6 φ3 10 D12 D11 D10 D9 D8 D7 D6 1 0 0 0 0 D5 φ3 11 D12 D11 D10 D9 D8 D7 D6 D5 1 0 0 0 D4 φ3 12 D12 D11 D10 D9 D8 D7 D6 D5 D4 1 0 0 D3 φ3 13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 1 0 D2 φ3 14 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 1 D1

P：Phase of the ADC C：Clock cycle R：Comparator output

圖3-23 為連續近似暫存器架構圖，其動作原理即是一開始先啟動整個

系統之重置訊號(global reset)，以確保一開始 SAR 的正確性，再來內部的重 置訊號(i_reset)產生，將前一次儲存的偏移量清除並且將所有的連續近似暫 存器的值設為零，接著產生抓取偏移量的訊號(i_os_catch)，最後開始如表 3-3 的操作。圖 3-23 中每一個區塊(block)的接腳如圖 3-24 所示，其操作主 要有三種模式，即右移、將比較器的輸出值儲存及將記憶目前暫存器的值，

Block Block Block Block Block Block

Block Block Block Block Block Block

S O R C S O R C S O R C S O R C S O R C S O R C S O RC S O RC S O RC S O RC S O RC S O RC Q D Q Q D Q A A A A A A A A A A A A S0 i_reset CLK S0 CLR CLR i_clear_os i_reset i_clear_os Comp S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 圖3- 23 連續近似暫存器架構 Q D Q R S C A Q MUX S:Shift C:Comp R:Reset B 圖3- 24 區塊(block)接腳圖 表3- 4 block 之運作 Reset A B Function 0 X X Clear 1 0 0 Shift 1 0 1 Memory_Comp 1 1 x Memory b

3.2 ADC 佈局圖

此次提出的SA ADC 使用 0.18μm 1P6M CMOS 製程來實現，圖 3-25 B

為ADC 電路佈局圖，整個晶片(包含 PAD)的面積為 0.983 x 0.783mm2，而

其各部分的面積列於表3-5 中，此 ADC 之 active area 約為 0.104mm2。

圖3- 25 SA ADC 佈局圖

表3- 5 ADC 各部分之面積

Component Area(μm x μm)

S/H 90 x 145

Preamp & Comp 191 x 162

DAC 233 x 186

SAR 168 x 100

第四章

模擬與驗證

本章將呈現出對於整個ADC 的 Post-Simulation 結果，而分別以供應電 壓為0.5V、0.55V、0.9V 及 1V 四種電壓來進行模擬。

4.1 供應電壓為 1V 之模擬結果

4.1.1 動態參數

圖4-1 為在 TT, 1v, 25℃、取樣點數為 4096 點、時脈頻率 350KHz、輸 入約為-1dBFS, 1KHz 正弦波訊號時的頻譜分析圖，由此模擬我們可以算出 訊號對雜訊諧波比(Signal to noise and distortion ratio, SNDR)為 71.24dB，因 此可以計算出有效位元(Effective number of bits, ENOB)約為 11.54 位元。接

著 我 們 模 擬 以 不 同 條 件 下 之 效 能 分 析 ， 表 4-1 為 各 種 角 模 擬 (Corner simulation)的結果。 0 2000 4000 6000 8000 10000 12000 -120 -100 -80 -60 -40 -20 0 Frequency(Hz) Pow e r Spec tr al D e ns ity (dBFS/ b in ) 圖4- 1 TT, 1v, 25℃時之頻譜分析圖 Corner : TT VDD : 0.9v Fs : 25KS/s SNDR: 71.24 dB 4096 points FFT

表4- 1 角模擬(供應電壓為 1V)

Process corner SNDR(dB) ENOB(bit)

TT, 1V, 25℃ 71.24 11.54 FF, 1V, 25℃ 68.19 11.03 FS, 1V, 25℃ 69.48 11.25 SF, 1V, 25℃ 71.66 11.61 SS, 1V, 25℃ 70.95 11.49 FF, 1.1V, -40℃ 68.03 11.01 表 4-2 為以不同之輸入頻率模擬所得到之 SNDR，用此一數據作成圖 4-2，並且觀察可發現在將近取樣頻率一半時，其 SNDR 仍有不錯的表現， 故此設計之有效解析度頻寬(Effective resolution bandwidth, ERBW)可達到 Nyquist frequency。

表4- 2 不同輸入頻率之 SNDR(供應電壓為 1V)

Fin (Hz) SNDR (dB) ENOB (bit)

1k 71.24 11.54 2k 70.94 11.49 4k 71 11.5 6k 70.88 11.48 8k 71.02 11.51 10k 70.81 11.47 12.5k 70.57 11.43

0 2 4 6 8 10 12 0 10 20 30 40 50 60 70 Input Frequency (KHz) SNDR (dB) 圖4- 2 不同輸入頻率與 SNDR 的關係(供應電壓為 1V)

4.1.2 功率消耗(Power dissipation)

HSPICE 模擬功率消耗主要有兩種：一是使用 RMS 的方法計算功率消 耗，另外一種為使用平均的方式來計算功率消耗。而在超低耗能的設計中， 因為功率相當小，再加上供應電壓與地之間除了有穩定電源所設計的 decoupling 電容，且也存在著 PAD 與 PAD 之間的電容，外加一些雜散電容，

由於電容乃為儲能元件，故會提供給ADC 功率，因此瞬間功率部分由供應 電壓與地之間的電容所供給；且再加上量測儀器在量測功率時，乃是週期 性取點，故使用平均功率的方式來模擬功率消耗較為合理。 由於功率消耗較小，再加上decoupling 電容及一些雜散電容都為儲能元 件，所以會提供給ADC 功率，因此會產生瞬間功率，故使用平均功率的方 式來模擬功率消耗較為適合，圖 4-3 為模擬各部分供應電壓對於每個 code 之消耗功率，從圖中可發現類比部分為主要消耗功率，而在此由於 Vin 所

消耗的功率太小，故忽略其功率消耗。圖4-4 為 ADC 總消耗功率，計算出 輸出碼從0 至 4095 所消耗之功率取其平均，平均功率約為 8.38μW。表 4-3 為各部分供應電壓所消耗功率之平均表。

0

1000

2000

3000

4000

0

1

2

3

4

5

6

7

8

9

Ouput code

P

ow

er

di

ssi

pat

ion (

uW

)

AVDD DVDD Vref 圖4- 3 ADC 各部分電壓所消耗之功率(供應電壓 1V)