在不同方面的應用需要不同的類比數位轉換器，選對了架構才能得到 比較好的效能。類比數位轉換器的效能主要分成高速、低耗能與高解析度 這三項來討論，但要能同時達到這三個要求並不太可能，故針對其應用會 有不同架構及特性的類比數位轉換器產生。類比數位轉換器架構種類繁 多，但大致上可就解析度和速度來分成三類，如表 2-1 所示，在此章節裡 只介紹中解析度和高解析度的類比數位轉換器。
表2- 1 類比數位轉換器種類[2]
Low-to-Medium Speed, High Accuracy
Medium Speed, Medium Accuracy
High Speed,
Low-to-Medium Accuracy Oversampling
Integrating
Successive approximation Algorithmic Cyclic
Flash Two-step Interpolating Folding Pipelined
Time-interleaved
2.1 Sigma-delta 類比數位轉換器
圖2-1為一階Sigma-delta類比數位轉換器架構，由一些簡單的類比電路 (比較器、開關電路、積分器、加法電路)以及一數位濾波電路組成，類比部 分一般稱為Sigma-delta調變器，數位部分主要是一降頻濾波器(decimation filter)，這種架構的類比數位轉換器主要是利用超頻取樣(Oversampling)及雜 訊整型(Noise shaping)的技巧來得到較高的訊號雜訊比(Signal-to-noise ratio, SNR)。
超頻取樣的技巧主要是利用功率頻譜密度(Power Spectrum Density,
以較高之取樣頻率進行取樣，對量化雜訊而言其功率是不變，但因取樣頻 率變大，所以PSD 之高度下降。若我們以數位低通濾波器對取樣後之訊號 進行處理，則欲處理之頻寬內的訊號並未受影響，但卻有部分之量化雜訊 被濾除，因此對整體而言SNR 增加了。
Quantizer
(1 bit ADC)
Filter Digital
N−bit Comparator
Σ
− +
+VREF
−VREF Sigma−delta modulator
in
Digital outputs V
Integrator
圖2- 1 Sigma-delta 類比數位轉換器
雜訊整型(Noise-Shaping) 主要精神就是改變量化雜訊之能量分布，使 其盡量推向高頻段，如此一來取樣訊號經數位濾波器後可將絕大部分之量 化雜訊濾除以提升SNR，而愈高階的 Sigma-delta 類比數位轉換器，其雜訊 整型的程度也就愈好，但所耗的成本及功率也會相對的增加。
2.2 積分式類比數位轉換器(Integrating ADC)
大部份的積分式類比數位轉換器為雙斜率積分式類比數位轉換器
的架構如圖2-2[3]所示。其中主要包括了一個積分器、一個比較器、一個控 制邏輯電路以及一個計數器。
V1 S2
R
−Vin VREF
Controller S1,S2
Control signal
start/stop Clock
Digital output
− +
− +
S1 Counter
OPAMP
COMP
C
圖2- 2 雙斜率類比數位轉換器[3]
對於此雙斜率積分式類比數位轉換器之操作方式，主要分成重置、輸 入電壓積分及參考電壓積分三個步驟，重置主要是將積分器的輸出清除為 零，輸入電壓積分為在固定的時間 T1內，將 S1接至-Vin，此時積分器輸出 V1將以Vin/RC 之斜率逐漸地上升，不同的輸入值將會導致不同的斜率，如 圖2-3 所示。若要完成一 N 位元之類比數位轉換器，則要能在 T1的期間內 計數至2N次，此期間完成之後積分器之輸出將達到一峰值Vpeak，其值如(2.1) 所示：
*T1
RC
Vpeak= Vin (2.1)
下一個步驟參考電壓積分主要為在固定時間 T2內，將 S1接至 Vref，此時積 分器輸出 V1將以 Vref/RC 之斜率下降，如圖 2-3 所示。此 T2會由於輸入之 不同而有所改變，Vin愈大，則 T2會較長，然而由圖 2-2，我們可以發現其
*T2
RC
Vpeak=Vref (2.2) 由(2.1)及(2.2)之關係可得(2.3)，再藉由 T 與 n 成正比，產生(2.4)，其中 nref代表 2N，N 為 ADC 的解析度，而 n 代表數位輸出值。由(2.4)可以發現 此雙斜率類比數位轉換器之效能與R 及 C 值無關，所以能達到較高的解析 度。
ref in
V V T =T
1
2 (2.3)
ref in
ref V
V
nn = (2.4)
1
)
Fixed interval (T Variable interval (T
2) Variable slope=V /RC
Fixed slope=V
REF/RC V
1V
peakTime
Phase 1 Phase 2
in
圖2- 3 雙斜率類比數位轉換器操作[3]
2.3 連續漸近式類比數位轉換器(SA ADC)
連續漸近式類比數位轉換器主要的構成元件為一個比較器、一個N-bit
器(Successive approximation register, SAR)。傳統的連續漸近式類比數位轉換 器架構如圖 2-4 所示，此架構的轉換原理主要是使用二進位搜尋演算法 (Binary search algorithm)的觀念，其操作方式主要分成三個步驟，分別是取 樣模式、保持模式及電荷重新分佈模式。取樣是將Sb切到Vin且Sa 將 VDAC
端接至地端，接著進入保持的模式，此時VDAC電壓為-Vin，下一步就進入轉 換的模式，也就是電荷重新分佈模式，這個模式需要 N 次的轉換，N 取決 於類比數位轉換器的解析度，除了最後一次的轉換，其餘的轉換後都會在 VDAC端加或減 Vref/2c，其中 c 為第幾次的轉換，而藉由加或減來得到最後 相對的數位輸出。
C C6 C7 C8 C9 C10 C11
Vdac
2 C3 5
C C4 C 12
S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1
reset
=VSS
C0
Sa
C1
S12
Vin
VREF Sb
Comp SAR
12
S1−S12,Sa,Sb,reset C1=C0
Ci+1=2Ci,i=1,2,...,12
圖2- 4 傳統之連續近似式類比數位轉換器[3]
2.4 循環式類比數位轉換器(Cyclic ADC)
循 環 式 類 比 數 位 轉 換 器(Cyclic ADC) 與 管 線 式 類 比 數 位 轉 換 器 (Pipelined ADC)有相同之工作原理，其差異在於循環式類比數位轉換器是利 用相同的硬體來完成轉換，藉由使用不同的相位來轉出每個位元，達到節 省硬體的效果。下圖 2-5 所示的是一個每次轉換出一位元的循環式類比數 位轉換器。因此，對於舉例的循環式類比數位轉換器而言，一個十二位元 的輸出規格，需要十三個時脈來完成轉換，其中一個為取樣的時脈，剩下 的十二個為轉換每個位元的時脈。
Σ
X2
V(i)
Sample/Hold
Comparator
B(i)
− +
Vin
+Vref
−Vref Multiplier
+
−
COMP S/H
圖2- 5 循環式類比數位轉換器[37]
2.5 類比數位轉換器之選擇
十 位 元 以 上 低 功 率 類 比 數 位 轉 換 器 大 致 為 上 述 四 種 ， 第 一 種 Sigma-delta ADC，因為其主要功率消耗在數位的濾波器，而這部份的功率 消耗相當大，故不考慮此架構。第二種架構 Integrating ADC，因為積分器 使用了閉迴路的架構，所以想用低電壓來完成運算放大器可說是有一定的 難度，而且還要考慮到運算放大器的頻寬的問題，故要用這一種架構來實 現我們的目標也不太可能。而最後比較可行的架構有循環式類比數位轉換 器和連續近似式類比數位轉換器這兩種，故就這兩者來以分析。首先觀察 Opamp 及比較器的數目，從架構上而言，兩者對於十位元以上解析度其所 消耗之功率相近。再藉由從IEEE 尋找十位元以上之類比數位轉換器論文，
發現低耗能以連續近似式類比數位轉換器居多，且目前十位元以上類比數 位轉換器之最低耗能為以連續近似式類比數位轉換器實現[5]，而其實現方 法是和普通架構之類比數位轉換器相似，但是多加上了 Offset calibrating regenerative latch 來降低其 latch 的徧移量，但最後實現出來，其在奈奎斯
解析度頻寬(Effective resolution bandwidth, ERBW)也是最佳的，且其所消耗 之功率也很低，固其所完成之整體效能很好，但其ENOB 只有 10.55 位元。
另外使用循環式類比數位轉換器的架構[37][39]，如[39]其 resolution 要求十 二位元，但其 ENOB 只有 9.7 位元，雖然功率變小，但就整體而言，其效 能較差，而其它採用此一架構之類比數位轉換器，其所消耗功率都遠大於 15μW，故循環式類比數位轉換器的架構在我們這個計畫中不適用。藉由架 構上的分析及查詢 IEEE 論文等均顯示連續近似式類比數位轉換器可達到 低耗能的需求。
總計畫給我們的規格需滿足表1-1，即是要製作一個供應電壓小於 1V，
取樣速率大於15KHz 且功率消耗小於 15μW 的十二位元類比數位轉換器，
故在此我們使用連續近似式類比數位轉換器來完成所需的低耗能類比數位 轉換器。