3-1 研究動機與方向
從文獻探討傳統的自行衍生法中得知，在自行衍生法中維持基 板表面圖案的關鍵在於薄膜沉積時之階梯覆蓋率、間隙充填能力以及 離子轟擊、蝕刻率最大角度之控制。尤其當圖案更小時，其溝槽之深 寬比將更大；然而已知化學氣相沉積(Chemical vapor deposition, CVD) 之薄膜比物理氣相沉積(Physical vapor desposition, PVD) 有較佳的階 梯覆蓋率，故我們相信CVD 必有更佳的潛力在自行衍生法的製作 上，定可增加自行衍生法的製程彈性與良率。以下我們將針對幾種半 導體製程上常用來改良階梯覆蓋的方法以及為何我們選擇HDPCVD 來改良傳統自行衍生法之濺鍍沉積，其相似性與優勢來進行討論，並 利用實驗證實HDPCVD 應用於自行衍生法之可行性與其改良的機制 與優點，及將其應用於製作抗反射結構。
3-1.1 階梯覆蓋率的改良方法
階梯覆蓋一般取決於兩個因素：到達角度( arriving angle )與源材 料的表面遷移率。由於溝槽之頂部轉角其到達角度最大，將會有較多 源材料到達並沉積，若源材料吸附於晶圓表面後立即產生反應沒有遷 移，則在頂部轉角處易形成懸突( overhang )。在半導體製程中常用來
解決懸突的方法如下：
（1）(公式 3-1)式[33]為分子碰撞平均自由徑(MFP)與溫度及壓力的 關係式，κ為波茲曼常數、σ為碰撞截面、T為溫度、P為壓力。
由此可知藉著減少製程壓力可增加源材料的MFP，當MFP比間 隙深度還要長時，間隙內的碰撞將會非常的少，因此源材料幾 乎沒有機會從間隙內部回到轉角處，將有效改善階梯覆蓋。且 降低壓力表示非等向性蝕刻的能力將增加，但蝕刻的選擇性偏 低且蝕刻速率將較慢。
k T λ P
σ
= ⋅
⋅ (
公式 3-1)（2）藉由蝕刻步驟將接觸窗口蝕刻成錐形角度的窗孔，以使底部轉 角形成一較大的到達角度( >90° )。
（3）使用有高表面遷移率的源材料例如用TEOS取代SiH4製作介電 層，更重要的是其具有良好的似形性(conformality)。
（4）增加晶圓的溫度，因為熱能可提供源材料破壞物理吸(physic- caladsorption)的弱鍵結(<0.5eV)如凡得瓦力、電偶極力、氫鍵 等，可有效增加表面遷移率改進薄膜階梯覆蓋。
（5）若源材料與基片表面形成一個實際的化學鍵（>2eV）造成化學 吸附，此時加熱基板之熱量不足以破壞化學鍵，但在集結式電
Deposition, PECVD)製程中離子的轟擊便可提供足夠的能量 ( 10~20eV )打斷化學鍵，使源材料從基片表面釋放增加其表面 遷移率故增加PECVD反應器RF功率亦可改進階梯覆蓋。
再者，無空洞的間隙填充能力亦非常重要，在半導體製程上常用 來防止懸突造成空洞之解決方法，除上述改良階梯覆蓋率及似形性之 外，還可利用以下兩種方法解決已形成之懸突：
（1）利用電漿增強型化學氣相沉積PECVD進行之濺射回蝕刻製程 (sputter etch-back)：濺射蝕刻製程是一純粹的物理蝕刻製程，通 常在低壓下（提供離子較長的MFP來使之加速具更大轟擊能量）
使用氬電漿藉氬離子轟擊的能量與動量打斷化學鍵，蝕刻速率非 常低且削落階梯角落的薄膜會比從表面處移除來的快。濺射蝕刻 將晶片懸突削除而將間隙開口變大以增加到達角度，此法又稱沉 積/蝕刻/沉積。但當縫隙更小深寬比更大時就需要更多沉積/蝕刻 /沉積週期才能進行間隙充填，且在低壓下造成低電漿密度使 PECVD沉積速度變慢，故對量產而言很不實際。
（2）使用高密度電漿源的HDPCVD製程：有兩種高密度電漿源已被 發展出來，一是感應式耦合電漿(ICP)—有兩個RF 功率來源，一 為source RF 能在低壓時產生高密度電漿並透過感應式耦合來控 制電漿密度，一為bias RF主要控制直流偏壓及離子轟擊能量；另
一是電子迴旋共振(electroncyclotron resonance, ECR)則使用微波 產生高密度電漿。沉積與濺射蝕刻將同時在反應室中進行，由低 壓以及高電漿密度產生的重度離子轟擊會不斷削除角落的懸突 沉積以保持間隙傾斜的打開，如此可容許較大的到達角度以及由 底部成長而上的沉積方式。
3-1.2
HDPCVD 之特性與離子轟擊
接下來將詳細介紹高密度電漿化學氣相沉積法(HDPCVD)之電 漿原理與操作特點，尤以本實驗中所應用之感應耦合式電漿源(ICP) 為重點，以便與傳統自行衍生法所使用的RF偏壓濺鍍法做一比較。
且可經由下面HDPCVD 獨特優點說明為何我們可選擇HDPCVD 替 代RF偏壓濺鍍系統。首先，我們探討如何產生高密度電漿以及為何 HDPCVD較傳統PECVD等法有更佳的填溝能力和階梯覆蓋率。高密 度電漿的產生需滿足兩大條件：1.增加電子的動能。2.增加電子與氣 體分子碰撞的機會。若電子動能很小，電子與氣體分子碰撞皆是無效 碰撞，因其能量無法將氣體分子解離形成自由基；若電子動能很大但 其軌跡是直線，則電子極易直接與反應室壁或電極撞擊而損耗，若軌 跡為螺線型則電子撞擊器壁損耗潛能多次撞擊氣體分子而增加氣體 分子解離率與自由基數目。目前應用於CVD 高密度電漿源的腔體設 計主要有感應耦合式電漿(inductive coupled plasma, ICP)和電子環繞
共振式( electron cyclotron resonance, ECR )。ICP主要利用感應電場
E B
t
∇ × = −∂
∂
r r
增加電子動能，而交流的磁場使電子做迴旋運動而增加與 氣體分子碰撞機
ົ
ĄECR 則利用微波增加電子動能，而磁場使電子 做迴旋運動增加與氣體分子碰撞機會。利用這兩種電漿源的設計可在 10mtorr以下的低壓獲得離子密度較傳統PECVD 高10~100 倍左右的 電漿源，而這種具備高濃度帶電荷粒子的電漿所進行薄膜沉積反應將 不單單只有化學反應而已，而是同時具備強力的離子對沉積膜的轟 擊，又因離子轟擊事屬於濺擊蝕刻( sputter etch )的一環，故所沉積的 薄膜將遭受許多因高度離子轟擊所衍生的乾蝕刻，所以其沉積膜的填 溝能力將極佳，再加上因沉積膜歷經如此多次的離子轟擊，將具備較 高的材質密度。總而言之，HDPCVD是一種同時存在沉積與蝕刻於一 體的CVD製程技術。有兩個RF功率來源，其一為電漿源RF(ICP power)，主要是利用在反應室外圍加上一組環繞的RF線圈( coil )，當 射頻電流通過線圈時會產生一個交流磁場，此磁場經由感應耦合即產 生隨時間變化的電場，感應耦合型電場能加速電子並形成離子化碰 撞，因此ICP能在低壓的狀態下製造高密度電漿，並透過感應耦合來 控制電漿密度；另一個稱為偏壓RF (Bias power)，主要是控制直流偏 壓以及離子轟擊的能量。此外重度離子轟擊會產生大量的熱，因此需 要為晶圓準備冷卻系。HDPCVD可分別藉由source RF 與bias RF分別達成離子密度與 離子能量的控制調變，因此可分開控制操作薄膜沉積與濺射蝕刻的速 率而成為一種同時存在沉積與蝕刻於一體的CVD 製程技術，這與偏 壓濺鍍法擁有某種程度上的相似，因此成為我們選用的原因。
(圖3-1)為利用HDPCVD進行自行衍生法，其自體成形機制，化學 氣相沉積與濺射蝕刻將交替進行（沉積/蝕刻/沉積），詳述如下：
( 1 ) 薄膜形成的化學氣相沉積過程(圖3-1(a)~(c))：首先氣相源材料穿 越界面邊界層到達基板表面並被吸附，被吸附的源材料會在基片 表面上移動。接著源材料在晶圓表面發生化學反應，形成固態材 料 並 釋 放 氣 態 副 產 品 ， 少 數 固 態 材 料 分 子 在 表 面 生 成 晶 核 ( nuclei )，晶核進一步形成島狀物 ( island )，最後島狀物漸漸成 長合併成連續的薄膜。其他氣體副產品將從基片表面脫附釋出擴 散過邊界層流出反應器。
( 2 ) 利用受到基板電極場加速的少數氣體離子如氬氣進行垂直方向 的重度離子轟擊以達到濺射蝕刻與階梯轉角削除(圖3-1(e)~(f))：
濺射蝕刻在削除轉角處的速率會比移除表面薄膜的速率來的 快，也因此階梯的轉角的斜度將維持在θ =45°- 60°之間且溝槽窗 口將保持傾斜的打開，如此可容許較大的到達角度以及由底部成 長而上的沉積方式。
圖 3-1 利用 HDPCVD 進行自行衍生法的自體成形機制（a）氣相源 材料穿越電漿邊界層到達基板表面並被吸附，被吸附的源材料會在 基片表面上移動（b）源材料在晶圓表面發生化學反應，形成固態材 料並釋放氣態副產品，少數固態材料分子在表面生成晶核(nuclei)，
晶核進一步形成島狀物 (island)（c）島狀物漸漸成長合併成連續的 薄膜（d）重度離子轟擊以達到濺射蝕刻與階梯轉角削除（e）交替 薄膜由底部成長而上沉積（f）波浪狀自行衍生光子晶體成形。 [14]
3-2 製程設備、步驟、參數和流程 3-2.1 實驗藥品與設備
(1)矽晶片材質：採用 Silicon Valley Microelectronic 公司出產 P 型測試用晶片。
(2)自動化光阻塗佈及顯影系統(TRACK)。
(3)顯影液，成分為 2.38﹪的 tetramethylammonium hydroxide
（TMAH），日本 Fujifilm 公司出品，型號 FHD-5。
(4) I-Line 正型光阻劑 (5) I-Line 光學步進機
(6)電子迴旋共振式多晶矽蝕刻機(ECR poly-Si etcher) (7)乾式光阻去除機(fusion zone asher)
(8)線上型電子顯微鏡(In-line SEM) (9)場發射掃描式電子顯微鏡(FESEM) (10)薄膜測厚儀(n&k analyzer)。
(11)高密度電將化學氣相沉積系統(HDP-CVD)，廠牌:台灣慶康 (Duratek system)
(12)清洗蝕刻工作台(Clean Bench)
(13) 傅立葉轉換紅外吸收光譜儀(Fourier Trans-form Infrared Spectroscopy, FTIR)
3-2.2 抗反射結構之多層膜設計模擬
對於太陽能電池抗反射結構設計，主要在工作波段(300~900nm) 的區域內，能得到較低的反射率，由於Si折射率很大，在波長633nm 時約為3.2，與空氣的折射率相差了2.2，如果我們在3.2到1之間，做
化矽(silicon oxide，SiO
2
)、氮化矽(silicon nitride，Si3
N4
)和非晶矽 (Amorphous silicon，a-Si)
來設計多層膜基本結構，並取633nm為模擬 的波長，在波長633nm時SiO2
、Si3
N4
和a-Si的折射率(n)和消光係數(k) 分別為1.458與0、2.002與0、3.3與0.051，接著將a-Si到Si3
N4
、Si3
N4
到SiO
2
、SiO2
到 空 氣 的 折 射 率 和 消 光 係 數 差 取 出 中 間 值2.65 與 0.0255、1.73與0、1.229與0，並以λ=nd (λ: 波長, n : 折射率, d : 薄 膜厚度)算出其四分之一波長薄膜厚度為60nm、91nm、129nm，為了 達到漸變的效果，將這三個折射率和消光係數距差平均分成十二層，即厚度為15nm、23nm、32nm各四層去做模擬，算出各層的最佳化厚 度，(圖3-2)是模擬出來的反射頻譜，(表3-1)是由底部當作第一層算起 各層折射率、消光係數和模擬最佳化的厚度，在還沒最佳化時，反射 率最高在3.5%，但是最佳化後300到900波段可得到低於1%幾乎為零 的反射，這個結果跟預想的是一樣的。(圖3-3) 和(表3-2)是我們依照 剛剛的方法，算出二分之一波長各層折射率差的中間值的膜厚為 119nm、183nm和258nm，把各層在平均細分為4層共12層，厚度為 30nm、46和64nm模擬出來的反射頻譜和各層參數，未做最佳化和沒 做最佳化的反射率都很低。四分之三波長算出的膜厚為179nm、
274nm、386nm，每層再依折射率漸變平均分成4層，厚度為45nm、
69nm、97nm模擬出反射頻譜(圖3-4)和(表3-3) 各層光學薄膜的參數，
300 400 500 600 700 800 900 0.0
0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0
Re fl ectio n (%)
Wavelength (nm)
12-layer
12-layer-optimum
圖3-2 四分之一波長 12 層光學薄膜模擬反射頻譜
layer material n (633nm) k (633nm) 0.25λ/4 optimum 1 a-Si 3.3 0.053 15 nm 23 nm 2 a-Si-1 2.976 0.0375 15 nm 10 nm 3 a-Si-2 2.652 0.025 15 nm 17 nm 4 a-Si-3 2.328 0 15 nm 25 nm
5 Si3N4 2.004 0 23 nm 0 6 Si3N4-1 1.869 0 23 nm 33 nm
7 Si3N4-2 1.732 0 23 nm 18 nm 8 Si3N4-3 1.595 0 23 nm 9 nm 9 SiO2 1.458 0 32 nm 26 nm 10 SiO2-1 1.343 0 32 nm 31 nm 11 SiO2-2 1.229 0 32 nm 28 nm 12 SiO2-3 1.112 0 32 nm 92 nm
表 3-1 四分之一波長之 12 層光學薄膜的參數
300 400 500 600 700 800 900 0.0
0.5 1.0 1.5 2.0 2.5 3.0
Re flection (%)
Wavelength (nm)
12-layer
12-layer-optimum
圖3-3 二分之一波長之 12 層光學薄膜模擬反射頻譜
layer material n (633nm) k (633nm) 0.5λ/4 optimum 1 a-Si 3.3 0.053 30 nm 25 nm 2 a-Si-1 2.976 0.0375 30 nm 12 nm 3 a-Si-2 2.652 0.025 30 nm 20 nm 4 a-Si-3 2.328 0 30 nm 26 nm 5 Si3N4 2.004 0 46 nm 38 nm 6 Si3N4-1 1.869 0 46 nm 59 nm 7 Si3N4-2 1.732 0 46 nm 22 nm 8 Si3N4-3 1.595 0 46 nm 59nm 9 SiO2 1.458 0 64 nm 35 nm 10 SiO2-1 1.343 0 64 nm 67 nm 11 SiO2-2 1.229 0 64 nm 49 nm 12 SiO2-3 1.112 0 64 nm 82 nm
表 3-2 二分之一波長之 12 層光學薄膜的參數
300 400 500 600 700 800 900 0
1 2 3 4 5 6 7 8
Refl ect ion ( % )
Wavelength (nm)
12-layer
12-layer-optimum
圖3-4 四分之三波長之 12 層光學薄膜模擬反射頻譜
layer material n (633nm) k (633nm) 0.75λ/4 optimum 1 a-Si 3.3 0.053 45 nm 56 nm 2 a-Si-1 2.976 0.0375 45 nm 57 nm 3 a-Si-2 2.652 0.025 45 nm 53 nm 4 a-Si-3 2.328 0 45 nm 48 nm 5 Si3N4 2.004 0 69 nm 32 nm 6 Si3N4-1 1.869 0 69 nm 96 nm 7 Si3N4-2 1.732 0 69 nm 56 nm 8 Si3N4-3 1.595 0 69 nm 77 nm 9 SiO2 1.458 0 97 nm 88 nm 10 SiO2-1 1.343 0 97 nm 109 nm 11 SiO2-2 1.229 0 97 nm 105 nm 12 SiO2-3 1.112 0 97 nm 108 nm
表 3-3 四分之三波長之 12 層光學薄膜的參數
300 400 500 600 700 800 900 0
2 4 6 8 10 12 14 16 18 20
Re flection (%)
Wavelength (nm)
12-layer
12-layer-optimum
圖3-5 一個波長之 12 層光學薄膜模擬反射頻譜
layer material n (633nm) k (633nm) λ/4 optimum 1 a-Si 3.3 0.053 45 nm 53 nm 2 a-Si-1 2.976 0.0375 45 nm 102 nm 3 a-Si-2 2.652 0.025 45 nm 46 nm 4 a-Si-3 2.328 0 45 nm 48 nm 5 Si3N4 2.004 0 69 nm 101 nm 6 Si3N4-1 1.869 0 69 nm 105 nm 7 Si3N4-2 1.732 0 69 nm 49 nm 8 Si3N4-3 1.595 0 69 nm 72 nm 9 SiO2 1.458 0 97 nm 214 nm 10 SiO2-1 1.343 0 97 nm 91 nm 11 SiO2-2 1.229 0 97 nm 103 nm 12 SiO2-3 1.112 0 97 nm 110 nm
表3-4 一個波長之 12 層光學薄膜的參數
還沒做最佳化時雖然大部份的反射率都在2%以下，但是波長在300nm 的反射率接近7%，不過在做完最佳化後，整體的反射率又達到1%以 下。最後我們算出在一個波長時的膜厚為60nm、91nm、129nm，每 一層在平均分成4層其厚度為60nm、91nm、129nm，(圖3-5)和(表3-4) 是模擬出來的反射頻譜和各層薄膜參數，我們看到在300nm到450nm 的波段有2個反射很高的峰值出現，雖然最佳化後整體的反射降到2%
以下，但是最佳化後得的到反射頻譜有隨著每增加四分之一波長，而 慢慢變大的趨勢，也就是反射會隨設計薄膜越厚而變高，而我們的抗 反射多層膜，則是希望能達到以越少的層數和較薄的膜厚得到最低反 射率。從上面的模擬中得到兩個結果，第一個是以折射律漸變的多層 膜可以得到我們預期的低反射率，第二個是設計折設漸變多層膜，膜 厚要越小越好，以四分之一波長為最佳。
前面的模擬的折射率和消光係數是從a-Si到 Si