LNA MIXER
SSB/
SWITCH/
DIVDER
PLL
Frequency synthesizer RF
LO
IF
圖4.7 UWB 接收機架構示意圖
PFD/CP QVCO
TSPC/64
CML/2
Fref= 62 MHz 7. 92 GHz
3. 96 GHz I+
Q+
I-
圖4.8 鎖相迴路架構
由於UWB 屬於超寬頻帶的系統，無法直接由振盪器的輸出來控制頻段選擇，
所以需外額外電路去產生其他頻率，再經由多工器及單邊帶混頻器來產生每個頻 帶的中心頻率。依據所提出的頻率合成器架構，鎖相迴路需要提供 7.92GHz 及 3.96GHz 兩組頻率且需要同時提供一組互相正交的信號 I/Q，設計的鎖相迴路如 圖4.8 所示，本架構採用三階鎖相迴路來設計，壓控振盪器輸出頻率為 7.92GHz 且能提供四個相位輸出(0°,90°,180°,270°)，7.92GHz 訊號需要經過除二電路來產 生 3.96GHz，再經過除以 64 電路產生低頻訊號來與參考頻率比較，達到鎖定輸
出頻率的功能。內部電路底下細部介紹：
§ 4-2-1 正交輸出壓控振盪器
UWB 系統的最大特色就是低功率損耗，本研究主要著重於設計一低功率正交 輸出壓控振盪器。根據實驗室所提出之應用在 UWB 頻率合成器架構，此 VCO 設計工作頻率在7.92GHz，在我們提出的架構中頻率可調範圍並不是特別要求，
重點是在達到低功率消耗的特性。
一般的正交輸出壓控振盪器其電路組態如圖4.9 所示，電路工作原理如 3-1,3-2 節所述，在此要強調的是一般的作法有四路電流損耗，比起差動輸出的振盪器兩 路多一倍，所以目前文獻上提出的四相位壓控振盪器功率消耗都比較大，故本節 的設計目標是要設計一低功耗的正交輸出壓控振盪器。
I+ I- Q- Q+
Vcontrol Vcontrol
圖4.9 一般的四相位壓控振盪器
設計的想法是如果能把其中一組差動輸出 VCO 的電流再利用給另外一组 VCO，則原本四路電流將可以減半變為兩路電流，達到低功率損耗的優點。其 做法有三種如3-4 節所述。所提出的電路架構如下：
I+
I-Q- Q+
Vcontrol
Vcontrol
I+
I- Q-Q+
圖4.10 電流再利用之四相位壓控振盪器
如4-3 節所述，使用兩組 N-cross couple pair，由於 NMOS 的 flicker noise 較大，
則位雜訊會比較差。使用兩個P-cross couple pair 可以有較佳相位雜訊，但缺點 是輸出功率不高。考慮到相位雜訊與輸出功率的取捨，所以選擇一組NMOS-cross coupled pair VCO 與一組 PMOS-cross coupled pair VCO 來產生負阻，外掛一大電 容以讓電路在交流下視為兩獨立VCO，同時也可以降低相位雜訊，另外根據 3-3 節提到，在 NMOS 的汲極、源極端並聯大電容可降低相位雜訊。所提出的電路 架構如圖4.10 所示。
§4-2-2 除頻器
所提出的鎻相迴路需要產生7.92GHz 與 3.96GHz 兩組信號且需要有 I/Q 正交，
其中7.92GHz 的信號已由 QVCO 提供，3.96GHz 的信號則由 QVCO 經過一級主 僕式耦合閘除二電路來產生，如圖4.11 所示。
CK+
CK-I+ I- Q+
Q-圖4.11 主僕式耦合閘除二電路
主僕式耦合閘除二電路輸入為一组差動訊號，輸出能產生四個相位的信號 (0°,90°,180°,270°)，符合我們架構的需求，可以從四路輸出中取出一組信號 I+/Q+
以利用在頻率合成器。
除 64 電路目的在於產生低頻信號來和參考頻率比較達到鎖頻功能，所以我選 擇架構較為簡單的改良式真單相時脈除二電路，如圖4.12 所示
in
out
圖4.12 改良式真單相時脈(TSPC)除二電路
改良式真單相時脈電路只需要一個時脈訊號不需反相時脈，可以避免延遲時間
簡化電路複雜度。不同於一般標準真單相時脈電路，輸入脈衝訊號接在最接近供 應電源的電晶體，這樣可以減低內部節點的電容效應，與SCL 除頻器相比，這 種除二電路只需用到9 顆電晶體其結構具有簡單、低功率損耗的優點。
除 64 電路如圖 4.13 所示，利用串接 6 級 TSPC 除 2 電路以達到除 64 功能。