CMOS 單光子偵測器

單光子崩潰二極體發展至今，依材料吸收係數的差異，使用 InGaAs/InP 等材料製成 的單光子崩潰二極體來偵測 1.3 μm 與 1.55 μm 等通訊波段的光源，採用矽材質製作的單 光子崩潰二極體則是用於偵測可見光波段的光源，InGaAs/InP 單光子偵測器雖有相當高 的偵測率，但無法與外部電路整合及材料內部的缺陷多，一直是兩大問題。相比之下，

採用成熟 CMOS 技術製作出的矽單光子偵測器，可輕易的與外部電路整合成單一晶片，

加上成熟的工藝技術，元件內部缺陷不多，因而矽單光子偵測器近年來發展備受關注。

矽質單光子偵測器在操作時皆需要維持著均勻的大電場，並且避免接面的角落有著 較窄的空乏區形成較高的峰值電場而導致崩潰區域集中在邊緣，此效應導致元件的提前 崩潰，崩潰機制不再由主要偵測區主導而是由接面的邊緣效應所控制。Guard-ring 的設 計便是消除角落峰值電場的功用，從簡單的 P-well guard-ring ﹙圖 2-13﹚[13]、STI guard-ring﹙圖 2-14﹚及共容技術中的虛擬 guard-ring﹙圖 2-15﹚，皆可降低元件角落電

場的大小。

圖 2-13、CMOS-P well guard-ring 單光子偵測器元件結構[13]

圖 2-14、CMOS-STI 單光子偵測器元件結構[14]

圖 2-15、CMOS 共容技術 Virtual guard-ring 單光子偵測器元件結構[15]

然而，為減少帶間穿隧而採用低濃度的井，又需同時兼具 guard-ring 的效果，使崩 潰區域集中於偵測區之內是目前單光子偵測器的最大課題。近年來有人提出在 STI 周圍 佈值鈍化層[10]、退化型 DNW﹙deep Retrograde N-well﹚[2]及浮接 P-well [3]等方式來 達成低暗計數與避免角落崩潰的目標。

以 STI 作為 guard-ring 的單光子偵測器﹙圖 2-16﹚，有高速與高填充係數﹙fill-factor﹚

的優點，然而 STI 會在 SiO₂與 Si 介面上會形成許多的缺陷，而這些缺陷會提高元件的 afterpulsing，使得暗計數居高不下。因此，愛丁堡研究團隊提出在 Si 與 STI 的接面上製 作一層 P 型鈍化層[10]，來防止 afterpulsing，同時降低 N-well 的摻雜濃度，來降低帶間 穿隧效應，達到低暗計數的目標。然而，製作 P 型鈍化層與調變 N-well 濃度，這些在 標準製程之中，沒有製作 P 型鈍化層這道製程，且調整摻雜濃度是不被允許的。

圖 2-16、STI 周圍有 P 型鈍化層的單光子偵測器[10]

Deep Retrograde N-well SPAD﹙圖 2-17﹚，採用 P-well/DNW 接面取代傳統 P+/N-well 接面作為主動區，而 guard-ring 部分，利用 DNW 在離子佈植之後的熱退火製程，使 DNW 的摻雜濃度形成底部濃度高，表面濃度低的高斯分佈，使主動區集中於 P-well 底部，避 免邊緣崩潰。但這樣的過程需要做最佳化的處裡，才可以避免元件的角落崩潰效應。在 標準製程之下，我們無法得知 DNW 的濃度分佈是否為我們所需要的，也無法改變之，

因此這個做法在標準製程中亦不可行。

圖 2-17、退化型 DNW 的單光子偵測器[2]

浮接 P-well 的單光子偵測器﹙圖 2-18﹚，同樣採用濃度較低的 P-well/DNW 接面作 為主動區，並且在距主動區外圍適當距離下製作浮接的 P-well，隨著主動區的偏壓上升，

主動區與浮接 P-well 之間的 N-well 被空乏形成空乏區之後，會如同電容一般，部分電 壓耦合至浮接 P-well，而使得在主動區周圍的電場下降，無法觸發崩潰，透過以上機制 來避免元件的邊緣效應，達到 guard-ring 的目的。而主動區與浮接 P-well 的距離同樣需 要最佳化，太近會使得浮接 P-well 邊緣電場過大，造成崩潰區域在浮接 P-well 上，浮接 P-well 太遠則無法發揮 guard-ring 的作用。而在 0.18 μm 標準製程下，受限於設計規範

﹙design rule﹚，兩個 P-well 之間最小間距為 0.86 μm，而在這樣的規範之下，依據模擬 的結果，浮接 P-well 無法發揮 guard-ring 的作用。

圖 2-18、浮接 P-well 單光子偵測器[3]