MEMS 製程

基板處理:由於矽晶圓接觸大氣會與空氣中氧氣產生反應，進而生成原生氧化層(SiO2)，該元生氧化層 密度與均勻性品質極差，因此必須透過RCA 清洗流程將原生氧化層去除，在依序使用高溫爐管沉積 一層品質較佳之二氧化矽底層，藉此避免式片接觸大氣再次成長原生氧化層。

薄膜沉積:將前述開發之壓電材料放置於射頻磁控濺鍍系統中，該系統會藉由電場將離子加速並撞擊 把材，進而達到沉積之效果，其沉積順序為下電極、壓電層、上電極。

黃光微影:首先需要使用六甲基二矽氮烷(HMDS)與光阻懸塗至矽基板，在採用 I-Line 光源之曝光機進 行曝光，最後將浸泡顯影劑進行顯影，即可完成黃光微影製程，製程結束後使用電子顯微鏡觀察其圖 形是否符合規範，以上為一道黃光微影製程之所需流程。此外，由於多軸式加速度感測器結構較為複 雜，至少需要6 到光罩以上之製程，並且需要背對準技術，對矽晶圓雙面製作，製程技術難度較高。

乾式蝕刻: 蝕刻方式主要分為濕蝕刻與乾蝕刻，其濕式蝕刻屬於等向性蝕刻，等向性蝕刻僅需溶劑即 可進行製程其製作成本較低，其穩定性不佳。此外，本元件結構屬於極度精密製程，因此需要採用乾 式蝕刻方式，該技術屬於非等向性蝕刻，其蝕刻深寬比較佳，精密度極高，因此本計畫採用該技術進 行蝕刻製程。(詳細製程步驟如圖 十五)

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圖 十五、元件端製程 4.2.5 元件性能分析

本團隊會將加速規整合電路(如圖 十六所示)放置激振器(Shaker)上，透過激振器提供一穩定振動訊號 (變化ｇ值及頻率)，透過 labview 設計之分析軟體取得元件關鍵性能之數據，例如：靈敏度、頻寬、

線性度及可承受 G 值等，由此分析可得知元件本身性能及電路整合狀況，以利於加快修正元件製程 之進度。

圖 十六、加速規、讀取電路及 SAR ADC 整合電路示意圖

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Vreset |且具有雙極性轉換的特性，符合組成 CRS 的條件。如圖 十九所示兩種參數（厚度為 10 nm

與15 nm 之 HfO2薄膜）皆符合組成CRS 的條件（2|Vreset| >|Vset|），但由於後者具有較佳之endurance，

故選擇使用15 nm 的 HfO2薄膜製作CRS 元件。

圖 十八、(a) TiN/HfO2/Pt 結構示意圖；(b) TiN/HfO2/Pt 的 I-V 曲線圖

圖 十九、(a)不同參數 I-V 曲線圖；(b) 10 nm 與(c) 15 nm HfO2 之 endurance

(3) 五層結構 CRS-RRAM：

如圖二十 (a)所示將 TiN/HfO2/Ti/HfO2/Pt 結構組成 CRS，利用兩個結構完全相同的元件，反向 串聯而成CRS。將施加偏壓的探針點在 Pt 電極上，接地的探針點在 TiN 電極上。圖二十 (b)為 CRS 的 I-V 曲線，量測的方式與三層結構相同，使用電壓掃伏（voltage sweep）模式，從 0 V → 3 V → 0 V → -3 V 方式進行，電壓的間隔為 0.02 V。剛開始 CRS 的狀態為”0（” device A 為 HRS、device B 為 LRS），施加正偏壓到 0.6 V 時，CRS 從狀態”0”轉變成狀態”ON”（device A 與B 均為 LRS），此時的轉換電壓稱作 V1。繼續施加正偏壓到1.5 V，CRS 從狀態”ON”轉變成 狀態”1”（device A 為低阻態，device B 為高阻態），此時的轉換電壓稱作 V2。繼續施加偏壓到 1.5 V 再量回 0 V，CRS 都一直維持在狀態”1”。接著施加負偏壓，當施加負偏壓到-0.6 V 時，

CRS 從狀態”1”又轉變成狀態”ON”，此時的轉換電壓稱作 V3，繼續施加偏壓到-1.5 V 時，CRS 從狀態”ON”變回狀態”0”，此時的轉換電壓稱作 V4。CRS 的 V1與V3的大小相等，約等於單顆 元件的Set 電壓（| V1 | = | V3 |≒ | Vset |），而 V2與V4的大小相等，約等於單顆元件Reset 電壓 大小的兩倍（|V2| = |V4| ≒ 2 | Vreset |）。圖二十 (c)、(d)說明此結構具有良好的 endurance 及 retention。目前第一年進度中均已達成目標，後續將持續優化元件之 endurance，並開始執行黃 光微影製程，針對第二年之計畫目標進行前置作業及超前實驗進度。

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5.1.2 第二年

(1) AlN 材料開發:

成功開發具有(002)結晶面向之 AlN 薄膜並應用於 RRAM。本團隊比較了不同結晶面向 (非晶、(001)、(002))AlN RRAM，XRD 量測結果如圖二十一所示，圖 二十一(d)AlN 薄膜單 層 Sem 截面圖，單層厚度約為 50 nm。AlN 薄膜表面形貌透過原子力顯微鏡（Atomic Force Microscope，AFM）分析結果如圖 二十二及表三所示，[002]晶向的氮化鋁薄膜則有最小的 表面粗糙度(Ra=1.78 和 Rq=2.25)。這是因為在 200℃溫度下的基板會使濺射粒子具有更高的 動能以進行重新排列，使表面更加平滑[28]，因此電子在傳輸的過程中較不會因為薄膜表面 的高低起伏所影響而較穩定。該研究結果指出具有[002]結晶面向之 AlN 薄膜應用於 RRAM 具有較佳的特性。相關 AlN [002] RRAM 特性如圖圖 二十三所示，量測方式使用電壓掃伏

（voltage sweep）模式，從 0 V → 0.5 V → 0 V → -1 V 的方式進行，從圖 二十三(a)可得知 元件當施加電壓約 0.2V 即可將元件從狀態”OFF”切換成狀態”ON”，施加電壓約-0.3V 即可 將元件從狀態”ON”切換成狀態”OFF”，元件所需最低操作電流為 60μA，圖 二十三(b)(c)中 說明該元件在狀態OFF 及狀態 ON 具有超過 10⁴s 之記憶保存時間且反覆切換超過 10⁴次循 環仍保持大於1000 的記憶窗口，顯示出以 AlN 作為材料該元件具有低功耗、低漏電流且可 靠 度 高 的 潛 力 。 結 構 可 靠 度 位 居 世 界 前 三( 如 圖 二 十 三 (d) 相 較 於 目 前 文 獻 [29][30][31][32][33])。

圖 二十、(a) TiN/HfO2/Ti/HfO2/Pt 結構示意圖；CRS 結構之(b) I-V 曲線圖、(c) endurance 與(d) retention

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圖 二十一不同晶向氮化鋁薄膜 XRD 量測圖(a)非晶態 (b) [100] (c) [002]以及(d)AlN 薄膜 SEM 圖

圖 二十二不同晶向氮化鋁薄膜 AFM 量測圖(a)非晶態 (b) [100] (c) [002]

表格 三、不同晶向氮化鋁表面粗糙度 氮化鋁晶向 Roughness average (Ra)

(nm)

Root mean square roughness (Rq) (nm)

非晶態 2.01 3.43

[100] 1.97 2.48

[002] 1.78 2.25

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圖 二十三、(a)不同電流設限下 AlN MIM 結構之 I-V 特性曲線(b) AlN MIM 結構保存時間測試(c) AlN MIM 結構耐久度測試(d)RRAM AlN MIM 結構可靠度與文獻比較[29][30][31][32][33]

(2) AlN CRS 結構

成功開發僅使用 1R 結構之 CRS 結構，本團隊將具有最佳 MIM RRAM 特性之 AlN 參 數應用於 CRS 結構，探討不同金屬中間層對於 CRS RRAM 特性之影響分別為 Ti,Cu,Ag，量 測方式使用電壓掃伏（voltage sweep）模式，從 0 V → 3 V → 0 V → -3 V 的方式進行。研究 顯示使用 Ag 作為中間層之材料其操作電壓<1.5V、具有較佳耐久度(>1000 次)且具有長時間 記憶保存的特性(>10⁴s)相關特性如圖 二十四所示，表四記錄了 HfO2、AlN RRAM 各項量測 結果。此項研究成果已投稿至期刊 AIP Advances 並已被刊登。

圖 二十四、AlN/Ag/AlN CRS 結構(a)I-V 特性曲線(b)耐久度測試(c)保存時間測試

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表格 四 HfO2、AlN RRAM 各項特性量測結果 Sample Compliance

current

Set Voltage (V)

Reset Voltage (V)

Endurance Retention Memory Window

圖 二十五、(a)RRAM crossbar 結構整合比較器電路示意圖(b)RRAM 8×8 MIM crossbar I-V 電性圖

(1) 整合成果:

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度並計算其平均值得到2.91%。圖 二十七(a)為 RRAM PUF 晶片其結構如圖 二十七(b)，本 團隊將製備完成之 CRS 結構 32×32bit CBA 陣列以電壓掃描使每一記憶單元切換至高阻態，

透過軟體比較陣列中任兩個記憶單元之阻值得到不可預測之 PUF KEY，並使用 5 組不同 PUF 晶片計算其內部及外部漢明距離值，圖 二十七(c)為 RRAM PUF 測試結果，每一組 PUF key 外部漢明距離趨近於 50%顯示出其能產生獨特性高之物理密鑰，及在元件在經過 10⁴s 期間 內反覆測量其 PUF KEY 可靠度之內部漢明距離約為 1%顯示出 RRAM PUF 具有長時間記憶 保存功能可靠性佳，其中表格 五為計畫第二年目標及規格表。

圖 二十六、(a) RRAM crossbar 整合流程圖(b) 整合示意圖(c) RRAM 8×8 crossbar 與子計畫一離散電 路整合結果

圖 二十七、(a)RRAM PUF 晶片示意圖(b)RRAM CBA 陣列結構設計圖(c)RRAM PUF 內部及外部漢 明距離計算值

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表格 五電阻式記憶體目規規格表

5.2 壓電加速規

目前本團隊已開發出最佳摻雜比例的 LZO( ZnO:Li)，其壓電特性為世界最高壓電特性(d33=22.85 pm/V)之 LZO 壓電薄膜 (如圖 二十八)，但仍不及 PZT 含鉛壓電材料，因此本團隊已著手研發 LZO 摻雜Si 及 Mg 等材料，經 PFM 壓電材料分析，新材料其壓電係數 d33已經突破LZO 之數據，高達 50 pm/V，在未來將可應用於多軸加速規。

圖 二十八、本團隊 LZO 壓電係數與國內外現狀現況比較[34][35][36]

本團隊與南台科技大學機械系劉雲輝老師合作結構模擬，作為加速規結構設計之參考依據。本研究 共分為分別為無鉛壓電材料開發、結構模擬與 MEMS 元件製程三部分進行，以下將分別說明各項 目之開發近程。利用 ANSYS 有限元素分析軟體進行加速規結構之模態分析（Modal analysis）與頻 率響應分析（Harmonic analysis），分析加速規的線性度與靈敏度，並把懸臂樑及圓盤之長、寬、

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高、質量等尺寸做為參數化的輸入，找尋最佳化的尺寸。模態分析求得結構自然頻率與振形，並透 過理論推導建立懸臂樑及圓盤之自然頻率數學模型，研究懸臂樑及圓盤之尺寸（長、寬、高、質量 等）對加速規的頻寬、靈敏度等特性的影響，自然頻率可預估加速規實際可用頻寬並藉由理論推導 驗證其結果與振形（懸臂樑及圓盤之彎曲振形）是否符合預期以判斷分析準確性。頻率響應分析，

分析結構承受諧響應負載的情況下所反應出來的應變、應力、位移量並評估結構的安全因子藉此判 斷結構是否可承受高 G 值振動量避免發生非線性與破壞的跡象。在 ANSYS 模擬使用對稱簡化模型 技術，將整個圓盤型結構縮減為四分之一大小進行分析，能有效減少網格及節點上的數量，以加快 求解分析速度。首先進行加速規結構之模態分析(Modal analysis)，分析加速規之自然頻率與振動模 態，藉此評估加速規的可用頻寬與振型是否符合預期，結構振型方向與振動方向相同能產生較大變 形量，因此預期較理想之振型為上下彎，曲模態分析結果如圖 二十九及圖 三十。

為使薄膜壓電性提高，本團隊採用不同退火溫度相同持溫時間下觀察薄膜壓電特性與電阻率變化，

可由圖 三十一(a)看到未經後處理的薄膜 d33 值為 15.2 pm/V，已高出文獻上中 ZnO 薄膜 d33 = 14.3 pm/V，隨著退火溫度增加薄膜導電率以及 d33也隨之增加，當退火溫度達到600℃時，薄膜 d33值提 高到約 23 pm/V，可知團隊所開發出無鉛壓電薄膜特性極佳。由圖 三十一(b)得知當不同退火溫度處 理後薄膜 002 晶向強度也隨溫度增加，間接驗證當 c 軸優選晶向越強薄膜壓電特性也越好。從圖 三十一(c)中亦可見 LZO 的晶體為柱狀 c 軸成長取向。

圖 二十九、懸臂樑加速規壓電耦合分析電壓分布情況

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圖 三十、圓盤型加速規壓電耦合分析電壓分布情況

圖 三十一、LZO 薄膜特性(a)不同退火時間薄膜壓電性與電阻率變化、(b)不同退火時間薄膜 XRD 結果圖、(c)薄膜剖面 SEM 圖

加速規系統相關特性量測，團隊使用 The Modal Shop 所製造的震動產生器 9110D Portable Vibration Calibrator 搭配相關軟體進行特性量測(如圖 三十二)。由圖 三十三 MEMS 加速規掃頻測試可明顯看

加速規系統相關特性量測，團隊使用 The Modal Shop 所製造的震動產生器 9110D Portable Vibration Calibrator 搭配相關軟體進行特性量測(如圖 三十二)。由圖 三十三 MEMS 加速規掃頻測試可明顯看