SRAM Cell Array

圖 1-1 為 6 個電晶體的 SRAM 記憶體單元．它是由兩個 Pull Up PMOS(PU)，兩個 Pull Down NMOS(PD)與兩個 Pass Gate NMOS(PG)所構成的，亦可視為兩個反相器互相 Latch，一邊 Latch 資料“1”，另一邊 Latch 資料“0”，故而將資料儲存“記憶”起來．在 SRAM Cell 要求上，必須要互相對稱，才能使得存“1”與存“0”有完成相同的 Cell 特性．而且 NMOS PD 的 MOS 大小是三者中最大，然後是 NMOS PG 次之，再來最小是 PMOS PU．

如此的要求是為了一方面能兼顧有足夠大的 SNM(Static Noise Margin)值，來抵抗靜態 雜訊抑制，並能提供較大的讀出電流，另一方面亦能提供不錯的寫入效能[1]．圖 1-2 為 4X4 的 SRAM Cell Array 示意圖．

圖 1-1 6 個電晶體的 SRAM 記憶體單元

GND VDD

PD1 PD2

PU1 PU2

PG1 PG2

BL BLB

WL WL

N Nb

圖 1-2 4X4 的 SRAM Cell Array

1.3.1.1 SRAM Cell Static Noise Margin (SNM)

表現此 SRAM Cell 的穩定度與對靜態雜訊抑制能力最好的表示圖形，即為如圖 1-3 所示之 Butterfly 圖形．此圖 1-3 即為整合此兩個反相器的特性轉換曲線所構成的．理 論上，因對稱性的關係，上下所夾擊的正方型矩陣應為大小相同．而此矩陣之對角線被 稱之為 Static Noise Margin (SNM)．SNM 的值越大表示此 SRAM Cell 讀出的特性會較 快，而且抵抗靜態雜訊的能力亦會較優異．

而圖 1-4(a)所示為 SNM 值與 VDD 電壓變化的關係圖．很明顯的，若操作電壓往 下降時，則正方型矩陣的大小就會越來越小，這表示 SNM 值越來越小．而且當又有因 製程因素所造成的元件互相不對稱時，如 PU1 與 PU2, PD1 與 PD2, PG1 與 PG2 不對稱 時，(越先進製程，則不對稱性越嚴重[2])，其 SNM 值就因取決於最小的正方型矩陣 之對角線，而更相對地變小．如圖 1-4(b) 所示．

圖 1-4(a) SNM 與 VDD 電壓變化的關係圖

圖 1-4(b) Cell 不對稱時的 SNM 圖形

1.3.1.2 SRAM Cell 的不對稱性 的不對稱性 的不對稱性 的不對稱性

圖 1-4(b)為 SRAM Cell 有不對稱時的 SNM 圖形．然表現此 SRAM Cell 不對稱性與 讀/寫特性的圖形，被稱為 Yamaoka’s chart[3]．如圖 1-5 所示． X 軸表示 SRAM Cell NMOS 的 VT電壓值，Y 軸則表示 SRAM Cell PMOS 的 VT電壓值．在圖 1-5 上方表示 因有較小的 NMOS V_T電壓值，而使得 SNM 不好，故而造成讀時發生問題．而圖 1-5 下方則表示因有較小的 PMOS VT電壓值，而使得存“1”的資料變得較強，故而造成寫時 發生問題．

故圖 1-5 上方有 SNM 造成讀時發生問題的界線，下方有寫時發生問題的界線，而 中間則為 SRAM Cell 可操作的受限區域．然而在 SRAM Cell Array 裡面的每一個 SRAM Cell，又都有各自的 Global Variation 與 Local Variation．這使得 SRAM Cell Array 能夠正 常工作的區間，相形之下更被擠壓壓縮了．

圖 1-5 Yamaoka’s chart

1.3.1.3 SRAM Cell 寫的操作 寫的操作 寫的操作 寫的操作

當 SRAM Cell 被寫“0”時，(假設圖 1-1 的節點 N 存資料“1”，而節點 Nb 存資料“0”)，

則表示要輸入 BL 為“0”，且輸入 BLB 為“1”的資料進入此 SRAM Cell 內，當然 WL 會 先被開啟．因為 WL 的 Pass Gate 為 NMOS，故 BLB 的 VDD 訊號經過 PG2 時會被減小 一個 VT，而且因節點 Nb 的“0”的資料是被 PD2 所拉住，且 Pull Down NMOS 的大小是 最大的，這表示此“0”的資料被儲存的很好，不容易被拉往“1”．反觀節點 N 那端，BL“0”

的資料，經過 NMOS PG1 傳入到節點 N，並不會有電壓上的衰減．然後會與原先受 PMOS PU1 所供給的“1”之資料互相競爭，因 Pull UP PMOS 的大小是最小的，而且只要 BL“0”

的資料夠強 (表示電壓值夠低的意思)，則就能將節點 N 的電壓，從“1”拉到較低的水 位，這個動作會使得節點 Nb 儲存“0”的能力，會因 PD2 的 Vgs 變小而相對地變弱，連 帶地會使得 PU2 微微開啟，進而拉高了節點 Nb 的電壓，此一動作又將 PU1 微微關閉，

且微微開啟了 PD1，這使得節點 N 的電壓越趨往更低的電壓水位進行．如此猶如形成 正回授一樣，使得 SRAM Cell 達到寫入成功．

故此 6 個電晶體的 SRAM Cell 的寫入動作，是由 SRAM Cell 節點存“1”的那一端，

所觸發開始的．

1.3.1.4 SRAM Cell 讀的操作 讀的操作 讀的操作 讀的操作

在每一個讀(寫)週期之前，BL/BLB 的電壓會先被 Pre-charge 到 VDD 的水位，當 SRAM Cell 被操作在 Read 時，(假設圖 1-2 的 WL0/BL0 的 Cell 被驅動，且此 Cell 的 BL 端存資料“0”，而 BLB 端存“1”)，此時的 BL0/BLB0 會被 floating 在 VDD 水位，當 WL0 開啟時，BL0 會因 SRAM Cell 存資料“0”，而被慢慢地 Discharge 電壓．而 BLB0 則會 Floating 在 VDD 的水位上，若有其他的漏電的路徑，使得 BLB0 的電壓往下降，

則也會因 SRAM Cell 存“1”的關係，透過 PG2 NMOS 而被保持在 VDD-VT的電壓值上．

如此只要經過一段時間之後，BL0 與 BLB0 之間就會有電壓差產生，並可被下一個放大 器單元所偵測讀出來．

而 BL1~BL3 或 BLB1~BLB3 也會因 WL0 的開啟而有 Discharge 的動作，被稱為 Dummy Read．此動作會增加動態功率的浪費．故為了進一步降低 BL/BLB Discharge 功 率的浪費並能夠提高 SRAM 的操作速度，應該設計成在讀時，只要 BL 與 BLB 之間有