利用電路設計技巧達到低電壓低功率消耗之靜態記憶體操作

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(1)國立交通大學電機學院電子與光電學程碩士論文. 利用電路設計技巧達到低電壓低功率消耗之靜態記憶體操作 Design Assist Method to Achieve Low Voltage Low Power SRAM Operation. 研究生：唐伯元指導教授：郭浩中. 博士. 中華民國九十六年四月.

(2) 利用電路設計技巧達到低電壓低功率消耗之靜態記憶體操作 Design Assist Method to Achieve Low Voltage Low Power SRAM Operation. 研究生：唐伯元. Student：Po-Yuan Tang. 指導教授：郭浩中. Advisor：Hao-Chung Kuo. 國立交通大學電機學院電子與光電學程碩士論文. A Thesis Submitted to College of Electrical and Computer Engineering National Chiao Tung University in Partial Fulfillment of the Requirements. for the Degree of Master of Science in Electronics and Electro-Optical Engineering April 2007 Hsinchu, Taiwan, Republic of China 中華民國九十六年四月.

(3) 利用電路設計技巧達到低電壓低功率消耗之靜態記憶體操作學生：唐伯元. 指導教授：郭浩中博士. 國立交通大學電機學院電子與光電學程﹙研究所﹚碩士班. 摘. 要. 追求低電壓產品的使用操作，不僅能降低功率的損耗，更能確保產品的可靠度，延長產品的使用壽命．因 SRAM 在低電壓下操作時，不是遇到“寫”的問題，就是遇到“讀”的問題．故要使之能在低電壓下有效的工作，則非要能同時解決這兩種問題不可．本實驗中所引用之 SRAM，則是故意將 SRAM Cell 設計成擁有較高的 SNM，使之比較偏向不會有讀的問題，然後利用在寫時，將寫入的資料設計成比 0 伏特還來的低的電壓(為負電壓)，借此增加寫入的能力．當然因 SRAM Cell 已被偏向讀的一方，故在低電壓下所面臨之寫的問題，會比原先未被偏向讀的特性還來得嚴重，故此負電壓必須能夠補償及克服此寫的問題才行．同時，也利用降低 SRAM Cell 的電壓，藉以降低存“1”的能力．更增加寫入的成功．除了在寫時加強外，本實驗還提出了在低電壓下，增加讀速度的改善方法．那就是利用與產生負電壓同一個電壓產生器，來產生一個比外面單一輸入電壓源還來得高的電壓值，藉以增加讀的電流．(在本實驗中模擬 VDD=0.5v，卻有約 0.7v 的讀出電流)．故可同時達到低電壓，低漏電，低功率消耗與高效能之目的．而事實上，在高壓下操作時是沒有任何寫或讀的問題，故在本實驗中也設計了在高壓下，將此電壓產生器“關掉”的裝置，如此可減少在高壓下有多餘的功率消耗，又可避免產生太低的負電壓或太高的正電壓而造成產品的可靠度問題．本文將針對以上設計來加以特性上的探討，尤其是在低電壓下操作． i.

(4) Design Assist Method to Achieve Low Voltage Low Power SRAM Operation Student： Student：Po Yuan Tang. Advisor： Advisor：Dr. HaoHao-chung Kuo. Degree Program of Electrical and Computer Engineering National Chiao Tung University. ABSTRACT Searching for the lower voltage operation not only can reduce the power consumption but also can extend the life time because of improving the reliability issue. Only two issues that make SRAM cannot work at low voltage, write or read issue or both. So it needs to improve these two at the same time when do low voltage operation. In this thesis, first to bias SRAM Cell to have higher SNM, let it doesn’t have read problem and then using negative voltage to write data to improve write ability. Since Cell is biased to prefer read, the write problem should be worse than original design. So it needs to cover back this write issue using negative design. At the same time, also reduce the Cell power to reduce the keep “1” node ability. Not only get improvement at write cycle, but also pump Cell power at read cycle to improve the read performance at low voltage operation using the same voltage generator as negative voltage generator. (In this thesis, the simulation showed 0.7v read current at VDD =0.5v). So we can get both low voltage/low leakage and high performance together. In fact, there is no any write and read issue at high voltage operation. So I have a shut off design in this thesis when do high voltage operation, in order to get less active power consumption and prevent reliability problem caused by too large negative/positive voltage. I will have more evaluation in this thesis especially at low voltage operation. ii.

(5) 誌. 謝. 在我碩士生涯中，首先對於我的指導教授蘇朝琴老師與郭浩中老師表達崇高的感謝之意，多謝他們多年來的諄諄教誨及耐心的指導，無論是在求學態度與做人處世上都使我受益良多．此外更感謝同一 Group 的吳家仁同學與王清煌同學，在學業上能相互切磋和學習，使我能完成碩士論文的研究．更感謝的是我的老婆與家人，謝謝你們默默的給我支持與關愛，在此僅向所有對我有恩的人致上最高的謝意與敬意…. iii.

(6) 目. 錄. 中文摘要 …………………………………….……….………….……………… i 英文摘要 …………………………………….……….………….……………… ii 誌謝 …………………………………..………….……………………………… iii 目錄 …………………………………………………….……………………….. iv 表目錄 ……………………………………………..….…………………………. v 圖目錄 …………..………………………………………..………….………….. vi. 第一章緒論 ……………………………………………………………....……. 1 1.2 SRAM 的輸入電壓趨勢 …………………………………..………… 2 1.3 SRAM 的架構 ……………………………………………..……….... 2 1.3.1 SRAM Cell Array ………………………………………...…..… 3 1.3.1.1 SRAM Cell Static Noise Margin (SNM) ……………..…. 4 1.3.1.2 SRAM Cell 的不對稱性 ……………………………..... 6 1.3.1.3 SRAM Cell 寫的操作 ………………………………..... 6 1.3.1.4 SRAM Cell 讀的操作 …………………………………. 7 1.3.2 SRAM 周邊電路 …………………………………..…........….. 8 1.3.2.1 控制電路 ………………………………………………. 9 1.3.2.2 位址解碼電路/Ypass 電路 ……………………….….… 9 1.3.2.3 放大器電路 ………………………………………..…... 9 1.3.2.4 寫入電路 …………………………………………...… 10 1.3.2.5 Tracking Cell 電路 …………………………...…..…… 10 REFERENCES …………………………………………….…………… 11. 第二章研究動機與方法 ……………………………………………..……… 13.

(7) 2.1 研究動機 ……………………………………………………….......… 13 2.2 SRAM 省電的方法 ………………………………………………...… 14 2.2.1 減少 SRAM 靜態功率消耗 ……………………………….….. 14 2.2.1.1 降低 SRAM 操作電壓以減少 SRAM 靜態功率消耗…. 15 2.2.1.2 降低 Isub-threshold 電流以減少 SRAM 靜態功率消耗. 15 2.2.1.3 降低 Igate 電流以減少 SRAM 靜態功率消耗……….... 15 2.2.1.4 Multiple Vth 設計減少 SRAM 靜態功率消耗………….. 16 2.2.1.5 Sleep 電晶體設計減少 SRAM 靜態功率消耗.…….....… 16 2.2.1.6 堆疊效應降低 VDS 電壓以減少 SRAM 靜態功率消耗. 17 2.2.2 減少 SRAM 動態功率消耗…………………………….……… 18 2.2.2.1 降低電容以減少 SRAM 動態功率消耗……..………… 18 2.2.2.2 降低頻率以減少 SRAM 動態功率消耗…..………….... 20 2.2.2.3 降低電壓以減少 SRAM 動態功率消耗..……………… 20 2.2.2.4 降低短路電流以減少 SRAM 動態功率消耗…..…….... 22 2.2.2.5 利用 Body-biasing 的設計……………………..……..… 23 2.2.2.6 SRAM 陣列區塊分割………………………..………..… 25 2.2.2.7 動態重組記憶體結構……………………..………..…... 26 REFERENCES ………………………………………………………… 26. 第三章負電壓寫入,Pump 正電壓讀出的 SRAM 設計………………..…….. 29 3.1 設計概念………………………………………………………...…….. 29 3.2 SRAM Cell 改善………………………………………………...…….. 29 3.2.1 當 SRAM Cell 沒有發生不對稱時的 SNM 值………..……..... 29 3.2.2 當 SRAM Cell 有發生不對稱時的 SNM 值………..………..... 31 3.2.3 當 SRAM Cell 沒有發生不對稱時能寫成功的 Bit Line 電壓值. 33 3.2.4 當 SRAM Cell 有發生不對稱時能寫成功的 Bit Line 電壓值... 35.

(8) 3.2.5 SRAM Cell 漏電流…………………………….………………... 36 3.2.6 SRAM Cell 讀的電流………………………………….……..…. 36 3.3 電壓產生器…………………………………………………….……... 37 3.3.1 負電壓產生器…………………………………………..………. 38 3.3.2 Pumping 正電壓產生器……………………………….....……... 40 3.3.3 One Step PMOS 電容…………………………………....……… 42 3.4 高電壓偵測電路…………………………………………....………… 42 3.5 自動偵測寫入電壓之負電壓產生電路…………………....………… 45 3.6 自動關掉負電壓產生之電路…………………………..……..……… 46 3.7 在 SRAM 上的模擬結果……………………….……..…..…………. 48 3.8 功率消耗之模擬值……..……………………….…..……..…………. 52 3.9 面積值預估……..………………………………...………..…………. 53 REFERENCES ………………………………………..…………………... 54. 第四章結論………………………………………………………………… 56 4.1 結論……..……………………………………….…………..…..……. 56 自傳 ……………………………………………………………………………. 57.

(9) 表. 目. 錄. 表 1-1 製程與操作電壓關係 …..………………………………………..……... 2 表 3-1 無不對稱 SRAM 之 SNM 模擬值比較 ...……….….............................. 31 表 3-2 不對稱 SRAM 之 SNM 模擬值比較 ……….………............................. 33 表 3-3 無不對稱 SRAM Cell 能寫入成功的 Bit Line 電壓模擬值比較…..….. 34 表 3-4 不對稱之 SRAM Cell 能寫入成功的 Bit Line 電壓模擬比較…...……. 35 表 3-5 漏電流對不同溫度與不同電壓之比較表 ………….…………..…….. 36 表 3-6 讀的電流比較表 ………..………………….………….……................. 37 表 3-7 負電壓的功能真值表 ………..…………….………….……................. 40 表 3-8 Pump 正電壓的功能真值表 ………………………..………................. 41 表 3-9 高電壓偵測電路電壓模擬值 ……………...…………..….................... 44 表 3-10 不同 VDD 下，寫/讀的周期之 Timing 模擬表.………….…………. 52 表 3-11 Critical Path 的功率消耗之模擬表……………..………………….…. 53. v.

(10) 圖. 目. 錄. 圖 1-1 6 個電晶體的 SRAM 記憶體單元 ……..….…………………….……... 3 圖 1-2 4X4 的 SRAM Cell Array ……..…………….………….…………...…... 4 圖 1-3 Butterfly 圖形 ……………………………………….…………………... 4 圖 1-4(a) SNM 與 VDD 電壓變化的關係圖……….……………………….…... 5 圖 1-4(b) 不對稱時的 SNM ………………………………..…………………... 5 圖 1-5 Yamaoka’s chart …………….……………….………………………….... 6 圖 1-6 SRAM 的周邊電路 …………………..……………..…………………... 8 圖 1-7 Tracking Cell 電路 ………………………….………….……................. 11 圖 2-1 Sleep 電晶體的設計 ….…………………….…………….…................. 17 圖 2-2 堆疊效應 ……..…………………………….…………………………... 18 圖 2-3 MOS size 與負載之消耗功率關係圖………………………………..…. 19 圖 2-4(a) SRAM Cell 的 Multiple VDD 設計………………….……………..... 21 圖 2-4(b) 周邊電路的 Multiple VDD 設計 ……………….………………..… 21 圖 2-5 短路電流與負載電容關係圖 ………..…….…………..……................ 23 圖 2-6 動態 VT SRAM ………….………………….……………….................. 24 圖 2-7 Forward-Body-biasing SRAM ………...…….……………….................. 24 圖 2-8 Substrate 電壓與 MOS 電流關係圖 ……….………………………..… 25 圖 3-1 無不對稱之 TSMC 0.13um SRAM Cell SNM 模擬圖……………...…. 30 圖 3-2 無不對稱之 TSMC 0.13um Proposed SRAM Cell SNM 模擬圖…….... 31 圖 3-3 不對稱 SRAM Cell ……………………………………………….…… 32 圖 3-4 TSMC 0.13um 不對稱 SRAM Cell SNM 模擬圖 …………................. 32 圖 3-5 無不對稱之原 SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖…...…. 34 圖 3-6 無不對稱之 Proposed SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖.34 圖 3-7 不對稱之 SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖……….…. 35.

(11) 圖 3-8 電壓產生器的功能示意圖 ……………………………………….…… 38 圖 3-9 負電壓的功能示意圖 ……….…………………………………..…….. 39 圖 3-10 負電壓/Pumping 電壓的電路示意圖 …………………………..……. 39 圖 3-11 Pump 正電壓的功能示意圖 ……………………………….…...…….. 41 圖 3-12 高電壓偵測電路 ……………………………………………..……… 43 圖 3-13 BL/BLB 上有無正確之負寫入電壓比較圖 ………………..……….. 45 圖 3-14 自動偵測寫入電壓之負電壓產生電路的示意圖………..………….. 46 圖 3-15 具有自動關掉負電壓產生之負電壓觸發電路 ……….……………. 47 圖 3-16 具有自動關掉負電壓產生之負電壓觸發電路 Timing 圖….…..……. 48 圖 3-17(a) VDD=1.2v 時寫的周期之 Timing 模擬圖…………………..……... 49 圖 3-17(b) VDD=1.2v 時讀的周期之 Timing 模擬圖………………..………... 49 圖 3-18(a) VDD=0.6v 時寫的周期之 Timing 模擬圖………………..………... 50 圖 3-18(b) VDD=0.6v 時讀的周期之 Timing 模擬圖……………..…………... 50 圖 3-19(a) VDD=0.5v 時寫的周期之 Timing 模擬圖……………..…………... 51 圖 3-19(b) VDD=0.5v 時讀的周期之 Timing 模擬圖…………..……………... 51 圖 3-20 Critical Path 的功率消耗之模擬圖形………………...……………….. 53 圖 3-21 擁有電壓產生器之 I/O 電路 Layout 圖……………..……………….. 54. vi.

(12) 第一章緒. 論. 1.1 SRAM 記憶體簡介. SRAM(靜態隨機存取記憶體)是由兩個反相器再加上兩個 Pass Gate NMOS，共 6 個電晶體所組成的記憶體單元．透過兩個互相做 Latch 的裝置，將所要儲存的資料“記憶”起來．而它也是揮發性記憶體的一種，即當外在輸入電壓源關掉時，其所儲存在 SRAM Cell 內的資料也會消失不見．早期的 SRAM，是以追求較大的記憶容量與較快的操作速度為主要訴求，故將反相器的 PMOS 用 Poly 電阻來取代，以形成較小且只有 4 個電晶體的記憶單元．此 4 個電晶體的記憶單元架構最大的缺點是在存“0”的 Cell 節點，會因 Poly 電阻直接連到電壓源上而有直流漏電的情況．故不得不提高 Poly 電阻以降低此直流漏電流．然而當操作電壓往下降時，會使得存“1”的 Cell 節點，因 Poly 電阻的提高而使得保存“1”的能力下降，進而使得 Cell 的資料很容易地被翻轉而影響儲存功能．此兩難的 4 個電晶體記憶單元已被 6 個電晶體所組成的記憶單元所改善．利用多加的 2 個 PMOS 電晶體來隔絕直流漏電流，並且提供存“1”的 Cell 節點的供電能力，使得既無直流漏電流問題又較無低壓操作的問題．雖然多出了 2 個 PMOS 電晶體，卻也方便地減少了製程的複製性．(不像 4 個電晶體的記憶單元，需要多加 1 個 Poly 層)，使得 6T SRAM 的製程變得與邏輯產品的製程完全相同．這可大幅增加 SRAM 與其它邏輯產品的整合，增加產品的多樣性；亦可因製程完全相同，而能大幅降低 SRAM 的製作成本．故最近的 SRAM 市場訴求，不僅要強調記憶容量與操作速度外，更重要的是強調在 SOC 產品的整合上，使之能夠在 SOC 產品上達到功能上的匹配，與達到低電壓操作與低功率的消耗．因 SRAM 操作速度非常快又兼具省電的因素，(不像 DRAM 的 Cell，是由一個電 1.

(13) 晶體與一個電容所組成，先天要求的操作速度是透過與 Bit Line 的 Charge Sharing 而來的．此方式會遠比 SRAM 來的慢，而且 DRAM 需要額外的 Refresh 動作，這使得 DRAM 在應用上會較為耗電)．故在產品應用面上，SRAM 常被定位為 Cache Memory 的中繼角色，利用 SRAM 直接與邏輯操作速度快的中央處理器做資料的存取溝通，然後再將資料與次一級速度上要求不會太高的記憶體，如 DRAM 或 FLASH 再做進一步資料的大量儲存．也因此產品面的應用區隔，使得 SRAM 的記憶容量，大約只要有 Mega bits 即可滿足市場需求．. 1.2 SRAM 的輸入電壓趨勢. 隨著製程的往下微縮，為了要降低熱載子與閘極氧化層因受到太強的電場強度驅動下，而引起的崩潰效應，故迫使 VDD 輸入電壓因而需要跟著下降．表 1-1 所示為各個製程下所操作的 VDD 電壓值．當然，低電壓的操作不僅是為了配合製程的往下微縮，更為了能夠降低功率的消耗．因為功率消耗是與電壓的平方成正比的． (Power 正比. 於 C*f*V2). 操作電壓 VDD. 0.35um 0.25um 0.18um 0.15um 0.13um 90nm. 65nm. 45nm. 1.0v. 1.0v. 0.9v. 3.3v. 2.5v. 1.8v. 1.5v. 1.2v. 表 1-1 製程與操作電壓關係表. 1.3 SRAM 的架構. SRAM 是由下列三個功能單元所組合而成的: 即 SRAM Cell Array，周邊電路，與 I/O 介面電路．其簡單介紹如下:. 2.

(14) 1.3.1 SRAM Cell Array. 圖 1-1 為 6 個電晶體的 SRAM 記憶體單元．它是由兩個 Pull Up PMOS(PU)，兩個 Pull Down NMOS(PD)與兩個 Pass Gate NMOS(PG)所構成的，亦可視為兩個反相器互相 Latch，一邊 Latch 資料“1”，另一邊 Latch 資料“0”，故而將資料儲存“記憶”起來．在 SRAM Cell 要求上，必須要互相對稱，才能使得存“1”與存“0”有完成相同的 Cell 特性．而且 NMOS PD 的 MOS 大小是三者中最大，然後是 NMOS PG 次之，再來最小是 PMOS PU．如此的要求是為了一方面能兼顧有足夠大的 SNM(Static Noise Margin)值，來抵抗靜態雜訊抑制，並能提供較大的讀出電流，另一方面亦能提供不錯的寫入效能[1]．圖 1-2 為 4X4 的 SRAM Cell Array 示意圖．. VDD. WL. PU1. PU2. N. WL. Nb PG2. PG1 PD1. PD2. GND. BL. BLB 圖 1-1 6 個電晶體的 SRAM 記憶體單元. 3.

(15) BL. BLB. BL. BLB. BL. BLB. BL. BLB. BL0. BLB0. WL3. WL. WL2. WL. WL1. WL. WL0. WL. BL. BLB. BL. BLB. BL. BLB. BL. BLB. BL1. BLB1. WL. WL. WL. WL. BL. BLB. BL. BLB. BL. BLB. BL. BLB. BL2. BLB2. WL. WL. WL. WL. BL. BLB. BL. BLB. BL. BLB. BL. BLB. BL3. BLB3. WL. WL. WL. WL. 圖 1-2 4X4 的 SRAM Cell Array. 1.3.1.1 SRAM Cell Static Noise Margin (SNM). 表現此 SRAM Cell 的穩定度與對靜態雜訊抑制能力最好的表示圖形，即為如圖 1-3 所示之 Butterfly 圖形．此圖 1-3 即為整合此兩個反相器的特性轉換曲線所構成的．理論上，因對稱性的關係，上下所夾擊的正方型矩陣應為大小相同．而此矩陣之對角線被稱之為 Static Noise Margin (SNM)．SNM 的值越大表示此 SRAM Cell 讀出的特性會較快，而且抵抗靜態雜訊的能力亦會較優異．. 圖 1-3 Butterfly 圖形 4.

(16) 而圖 1-4(a)所示為 SNM 值與 VDD 電壓變化的關係圖．很明顯的，若操作電壓往下降時，則正方型矩陣的大小就會越來越小，這表示 SNM 值越來越小．而且當又有因製程因素所造成的元件互相不對稱時，如 PU1 與 PU2, PD1 與 PD2, PG1 與 PG2 不對稱時，(越先進製程，則不對稱性越嚴重[2])，其 SNM 值就因取決於最小的正方型矩陣之對角線，而更相對地變小．如圖 1-4(b) 所示．. 圖 1-4(a) SNM 與 VDD 電壓變化的關係圖. 圖 1-4(b) Cell 不對稱時的 SNM 圖形. 5.

(17) 1.3.1.2 SRAM Cell 的不對稱性. 圖 1-4(b)為 SRAM Cell 有不對稱時的 SNM 圖形．然表現此 SRAM Cell 不對稱性與讀/寫特性的圖形，被稱為 Yamaoka’s chart[3]．如圖 1-5 所示． X 軸表示 SRAM Cell NMOS 的 VT 電壓值，Y 軸則表示 SRAM Cell PMOS 的 VT 電壓值．在圖 1-5 上方表示因有較小的 NMOS VT 電壓值，而使得 SNM 不好，故而造成讀時發生問題．而圖 1-5 下方則表示因有較小的 PMOS VT 電壓值，而使得存“1”的資料變得較強，故而造成寫時發生問題．故圖 1-5 上方有 SNM 造成讀時發生問題的界線，下方有寫時發生問題的界線，而中間則為 SRAM Cell 可操作的受限區域．然而在 SRAM Cell Array 裡面的每一個 SRAM Cell，又都有各自的 Global Variation 與 Local Variation．這使得 SRAM Cell Array 能夠正常工作的區間，相形之下更被擠壓壓縮了．. 圖 1-5 Yamaoka’s chart. 1.3.1.3 SRAM Cell 寫的操作. 6.

(18) 當 SRAM Cell 被寫“0”時，(假設圖 1-1 的節點 N 存資料“1”，而節點 Nb 存資料“0”)，則表示要輸入 BL 為“0”，且輸入 BLB 為“1”的資料進入此 SRAM Cell 內，當然 WL 會先被開啟．因為 WL 的 Pass Gate 為 NMOS，故 BLB 的 VDD 訊號經過 PG2 時會被減小一個 VT，而且因節點 Nb 的“0”的資料是被 PD2 所拉住，且 Pull Down NMOS 的大小是最大的，這表示此“0”的資料被儲存的很好，不容易被拉往“1”．反觀節點 N 那端，BL“0” 的資料，經過 NMOS PG1 傳入到節點 N，並不會有電壓上的衰減．然後會與原先受 PMOS PU1 所供給的“1”之資料互相競爭，因 Pull UP PMOS 的大小是最小的，而且只要 BL“0” 的資料夠強 (表示電壓值夠低的意思)，則就能將節點 N 的電壓，從“1”拉到較低的水位，這個動作會使得節點 Nb 儲存“0”的能力，會因 PD2 的 Vgs 變小而相對地變弱，連帶地會使得 PU2 微微開啟，進而拉高了節點 Nb 的電壓，此一動作又將 PU1 微微關閉，且微微開啟了 PD1，這使得節點 N 的電壓越趨往更低的電壓水位進行．如此猶如形成正回授一樣，使得 SRAM Cell 達到寫入成功．故此 6 個電晶體的 SRAM Cell 的寫入動作，是由 SRAM Cell 節點存“1”的那一端，所觸發開始的．. 1.3.1.4 SRAM Cell 讀的操作. 在每一個讀(寫)週期之前，BL/BLB 的電壓會先被 Pre-charge 到 VDD 的水位，當 SRAM Cell 被操作在 Read 時，(假設圖 1-2 的 WL0/BL0 的 Cell 被驅動，且此 Cell 的 BL 端存資料“0”，而 BLB 端存“1”)，此時的 BL0/BLB0 會被 floating 在 VDD 水位，當 WL0 開啟時，BL0 會因 SRAM Cell 存資料“0”，而被慢慢地 Discharge 電壓．而 BLB0 則會 Floating 在 VDD 的水位上，若有其他的漏電的路徑，使得 BLB0 的電壓往下降，則也會因 SRAM Cell 存“1”的關係，透過 PG2 NMOS 而被保持在 VDD-VT 的電壓值上．如此只要經過一段時間之後，BL0 與 BLB0 之間就會有電壓差產生，並可被下一個放大器單元所偵測讀出來．. 7.

(19) 而 BL1~BL3 或 BLB1~BLB3 也會因 WL0 的開啟而有 Discharge 的動作，被稱為 Dummy Read．此動作會增加動態功率的浪費．故為了進一步降低 BL/BLB Discharge 功率的浪費並能夠提高 SRAM 的操作速度，應該設計成在讀時，只要 BL 與 BLB 之間有 “小”的電壓差即可(Small Swing)．當然這也需要與放大器的設計相互配合才行，即與放大器所能判讀的最小電壓差有關．. 1.3.2 SRAM 周邊電路. 如圖 1-6 所示．SRAM 的周邊電路大致包含了下列幾個部份: 控制電路，位址解碼器/Ypass 電路，放大器電路，寫入電路與 Tracking Cell 電路．分別簡單說明如下．. X位址解碼器 WLmax. Cell. Cell. Cell. BLmax. BL0. Tracking Cell 電路. WL0. Cell. 位址輸入. Cell. Cell. Y位址解碼器. Ypass. 控制電路. 邏輯電路. Chip Enable. Write Enable. Write. CLK. Read. 放大器 Data out. 寫入電路 Data in. 圖 1-6 SRAM 的周邊電路 8.

(20) 1.3.2.1 控制電路. 控制電路為 SRAM 的主要核心，為 SRAM 發號命令的單元．提供 SRAM 在電路上之寫入/讀出或待機的功能判斷，並提供相對應的訊號給相關的電路單元，以做為相對應的運作．如當寫的週期開始時，會送出栓住的訊號，保持住外面所輸入的位址與要寫入的動作與資料，使之不會受到外面輸入訊號的變化所影響．且於此同時，控制訊號亦會啟動寫入電路單元，並將放大器功能關閉．當讀的週期開始時，一樣也會送出栓住的訊號，保持住外面所輸入的位址與要讀出的動作，同時，控制訊號亦會啟動放大器功能，並將寫入電路單元關閉．當待機的週期開始時，除了栓住訊號外，控制訊號會送出此待機訊號給各個電路單元，將所有的電路關閉．. 1.3.2.2 位址解碼電路/Ypass 電路位址解碼電路. 位址解碼電路主要的功能即為位址解碼，可分為 X 位址解碼電路與 Y 位址解碼電路．X 位址解碼電路是解碼 WL，而 Y 位址解碼電路則是解碼 BL．當位址解碼電路收到 CLK 的正緣觸發時，能將當下的位址栓住起來，並且有效地將下一週期的位址隔絕，且進一步將所栓住的位址解出，看所要開啟的是那一條 WL 與 BL，用以開啟相對應的 WL 與 Ypass 電路來．. 1.3.2.3 放大器電路. 放大器電路為 SRAM 的重要單元，也是影響 SRAM 讀出性能快慢的重要關鍵．主 9.

(21) 要動作為，在讀的週期時，將 SRAM 在 BL/BLB 上所分開的些微電壓差，能夠進一步的拉開放大，使得其它的邏輯電路能夠判別出是讀出“0”或讀出“1”的訊號來．. 1.3.2.4 寫入電路. 寫入電路即是將外面所輸入的寫入資料，透過此單元寫入到所對應到的 SRAM Cell 內．. 1.3.2.5 Tracking Cell 電路. Tracking Cell 電路的設計[8]是為了能有效的模擬放大器開始動作的準確時間，倘若放大器太慢動作，則 SRAM 的讀出效能即會大打折扣; 而倘若放大器太早動作的話，則 SRAM 又會因 BL/BLB 訊號電壓差分的不夠開，而使得讀出資料判斷錯誤．故準確地掌握何時啟動放大器電路是非常關鍵的．它的設計原理，是利用同樣都是 SRAM Cell 的 MOS 特性，來模擬真正的 SRAM Cell 的行為．故意多製造一個 Column 的 SRAM Cell，將多個 SRAM Cell 的 WL 都連接在一起(稱為 Tracking Cell，並假設有 N 個)，使得當 SRAM 在讀的動作時，會觸發這些 Tracking Cell 都被啟動，又因已經故意將這些 Tracking Cell 所儲存的資料設為相同，故 Tracking SRAM Cell 資料“0”的那一端，會同時將 BL 電壓 Discharge 到低電壓水位，要注意的是此 Discharge 的速度，比起正常只有一個 SRAM Cell 來 Discharge 的速度快．因有 N 個 Cell 被開啟而快了 N 倍．但因正常的 BL/BLB 直接就接到放大器電路的輸入端點，而對於 Tracking Cell 電路，還要經過一些邏輯線路的延遲．此可透過經密的電路模擬，在兩相比較下剛好達到準確地時間延遲平衡．如圖 1-7 所示．. 10.

(22) BLB. BL. BLB. BL. WLx TWL. …. …. WL0. SRAM Cell. Tracking Cell. 放大器電路. …. 邏輯電路圖 1-7 Tracking Cell 電路. Tracking Cell 電路還有另一個電路設計優點，當已經準確地啟動了放大器電路，只要將放大器的輸出栓住即可，這表示已經可以將讀的動作整個關掉，即將整個 WL “OFF”，如此除了可以保有較小的 BL/BLB 電壓差，減少耗電量產生之外，更可進一步縮短讀的週期，提高整個 SRAM 的操作速度．同樣的，當在寫入週期時亦可利用此同一個 Tracking Cell 電路來達到減少耗電量與縮短週期的目地．因為 SRAM 在寫時的速度會比讀的速度來得快，這是因為一旦寫入電壓達到一定的電壓低水位時，SRAM Cell 即會有正回授的情形產生．. References [1].E. Seevinck, F. J. List and J. Lohstroh, “Static Noise Margin Analysis of MOS SRAM Cells”, Journal of Solid-State Circuits, Vol.SC-22, No.5, 748-754, 1987. [2]. A. J. Bhavnagarwala, X. Tang, D. Meindl, “The Impact of Intrinsic Device Fluctuations 11.

(23) on CMOS SRAM Cell Stability”, Journal of Solid-State Circuits, Vol.36, No.4, 658-665, 2001. [3].Worst-Case Analysis to Obtain Stable Read/Write DC Margin of High Density 6T-SRAM Array with Local Vth Variability, Tsukamoto, Y.; Nii, K.; Imaoka, S.; Oda, Y.; Ohbayashi, S.; Yoshizawa, T.; Makino, H.; Ishibashi, K.; Shinohara, H. Computer-Aided Design, 2005. ICCAD-2005. IEEE/ACM International Conference on Volume, Issue, 6-10 Nov. 2005 Page(s): 398 – 405.. 12.

(24) 第二章研究動機與方法. 2.1 研究動機. 6 個電晶體 SRAM 的發展已經有一段時間了，近年來 SRAM 越趨於重要的原因，是其容易被整合成 SOC Chip，這是因其製作製程與邏輯產品完全相同的原因．這不僅擴大了產品性能的多樣性，提高產品的設計功能變化，增加產品的競爭能力之外，而且也能大幅降低生產成本，如節省了不同產品之間的界面問題，不用尋求較高成本的堆疊封裝，亦能大幅降低操作時的能源消耗，減少了界面的 I/O 升降電壓的功率損失與時間浪費．這使得嵌入式 SRAM 的製作成本遠低於其他種記憶體．而影響消費性記憶產品最重要的因素即是生產成本的降低，這使得 SRAM 更具優勢．另一方面，記憶體/匯流排/及相關周邊電路，倘若有因系統不同單元之間的時序產生落差時，則會導致在資料傳輸與處理時，容易因為不同步而造成互相等待，形成處理單元的空轉，造成效率不彰與效能的損耗．這都突顯了快取記憶體 Cache SRAM 的重要性來．然而可想而知，整顆 SOC Chip 因整合了多種功能的產品，其操作功率必定非常龐大，而其中佔最大面積的，即是 SRAM．故如何降低 SRAM 的操作功率就變成非常重要的課題; 而且，雖然 SRAM 製作製程與邏輯產品相同，但 SRAM Cell 的 Design rule，還是比一般邏輯性電子產品來得緊，(這也是近年來各 Fab 晶圓代工廠以 SRAM 來做為新製程開發的 Test Vehicle 的原因，由 SRAM 的良率來評估 Fab 中缺陷多寡與製程能力，以做為好壞的判斷標準)．這使得當一個產品整合有邏輯產品與 SRAM 產品時，SRAM 是其影響良率的最大瓶頸．. 不僅如此，隨著製程技術持續往下微縮，電晶體數目的倍增，追求低電壓操作以降 13.

(25) 低功率消耗，在現在的系統就變得非常重要．SRAM 也是影響整個 SOC chip 無法更低壓的原因，這引發出學生想進一步探討 SRAM 如何做有效的省電又不影響操作效能的低電壓操作的研究．. 2.2 SRAM省電的方法省電的方法. SRAM的功率消耗主要有兩類，分別是靜態功率消耗與動態功率消耗．靜態功率消耗是SRAM在沒有進行動作時，因SRAM元件本身漏電特性所造成的功率消耗．而動態功率消耗則是指因存取SRAM Cell中的資料所消耗的電力．早期SRAM計憶體的容量較小，閒置的機會不多，因此主要偏向在節省動態功率消耗的部份．但隨著晶片上的快取記憶體越做越大，而每次讀寫時所存取的記憶體範圍相對變小，閒置部份的功率消耗也開始變得關鍵起來．現分別就現行SRAM如何達到節省靜態功率消耗與動態功率消耗方式，分門別類簡介如下:. 2.2.1 減少SRAM靜態功率消耗靜態功率消耗減少. SRAM靜態功率消耗 (Pleakage) 主要來源，可分為VDD; Isub-threshold電流與Igate電流，可由公式(2.1)所表示．. Pleakage = VDD * ( I sub −threshold + I gate ). (2.1). 故要減少SRAM靜態功率消耗，可分別由減少VDD電壓，減少Isub-threshold電流與Igate 電流著手．. 14.

(26) 2.2.1.1 降低SRAM操作電壓以減少操作電壓以減少SRAM靜態功率消耗靜態功率消耗降低操作電壓以減少. 要減低SRAM操作電壓差，可由VDD端降低[1];另一方面亦可由GND端提高[2]來做控制．當SRAM於靜態動作時，利用上述兩種方式來降低電壓差，進而減低SRAM靜態功率消耗．等到需要SRAM操作在動態時，再將SRAM回復成正常的操作電壓差．. 2.2.1.2 降低I 靜態功率消耗降低 sub-threshold電流以減少SRAM靜態功率消耗電流以減少. Isub-threshold電流主要是由Vth電壓所決定的，當Vth電壓越高，則Isub-threshold電流就越小．故可由提高Vth電壓著手．公式(2.2)[3]所表示即為Vth電壓．. Vth = Vth 0 + γ * ( φs − Vbs −. φs ) − θDIBL * VDD + ∆VNW. (2.2). 由公式(2.2)得知，要提高Vth電壓可由經由改變MOS Body對Source端的偏壓以及改變MOS本身的Vth 離子植入參數．以NMOS來說，降低Body端的電壓[4] 或提高Source端的電壓[5]即可提高Vth電壓值．另外對NMOS而言，藉由產生負的Gate對Source (VGS) 電壓[6]，與增大MOS 的通道長度 (Channel Length) 亦可減少Isub-threshold電流．. 2.2.1.3 降低I 靜態功率消耗降低 gate電流以減少SRAM靜態功率消耗電流以減少. 要降低Igate電流，可由公式(2.3)來著手[7]．即: 1.降低MOS Width的大小，因MOS Width與Igate電流成正比． 2.降低MOS Gate端到Source端的電壓值 (VGS)． 15.

(27) 3.增大氧化層 (Gate Oxide) 的厚度以提高tox值． 4.使用High-K的氧化層材料．. Iox = K 2 * W * (VGS / tox ) 2 * e. (−α * tox / VGS ). (2.3). 2.2.1.4 Multiple Vth設計減少靜態功率消耗設計減少SRAM靜態功率消耗減少. 利用Multiple Vth的設計，即使用較低的Vth用來設計需要較高速度且需要擁有較高性能的邏輯電路，而用較高的Vth用來設計一些不是需要高性能的邏輯電路[8]．如此可兼顧速度性能與耗電能力．. 2.2.1.5 Sleep電晶體設計電晶體設計減少靜態功率消耗電晶體設計減少SRAM靜態功率消耗減少. 利用Sleep電晶體的設計連接電源與邏輯電路[9]，當不需要啟動邏輯電路時，可將. Sleep電晶體關閉，使得邏輯電路的電壓源整個也跟著關閉，如此達到減少靜態功率消耗．如圖2-1所示．其中圖2-1(a)表示，同時使用Sleep PMOS與Sleep NMOS來連接VDD 與GND; 而圖2-1(b)與2-1(c)則分別只用Sleep PMOS與Sleep NMOS來達到隔絕外部電壓源以達到降壓的目的．. 16.

(28) 圖 2-1 Sleep 電晶體的設計. 2.2.1.6 堆疊效應降低V 靜態功率消耗堆疊效應降低 DS電壓以減少電壓以減少SRAM靜態功率消耗減少. 如圖2-2所示，利用串接NMOS M1與M2的方式，產生堆疊效應，來降低. Isub-threshold電流，理由是: (1).M1的Threshold電壓因VM > 0的關係產生Body Effect而變大． (2).對M1而言，其VDS的壓差也縮小了 (比原來沒有堆疊而只有M2時，其VDS為VDD)． (3).而且當M1的Gate電壓輸入為0時，猶如有負VGS輸入一般．故可知，堆疊效應的Leakage可比單一MOS還來得小好幾個order．而且此Leakage 電流取決於輸入的狀態，如M1的gate必須為0才行．. 17.

(29) 圖 2-2 堆疊效應. 2.2.2 減少SRAM動態功率消耗動態功率消耗減少. SRAM 動態功率消耗 (Pactive) 主要來源，可以用公式 (2.4) 來表示．主要變數有電容 C，頻率 f，電壓 VDD 與 MOS 轉態時所發生的短路電流 Ishort．分別說明如下:. Pactive = C * f * VDD 2 + VDD * Ishort. (2.4). 2.2.2.1 降低電容以減少SRAM動態功率消耗動態功率消耗降低電容以減少. 隨著Chip越做越大，電晶體的數量也越來越多，要降低電容實屬不易，然可由減低充放電的電容大小值，來降低SRAM動態功率消耗．我們可從下列幾個方向來著手: (1).因應產品的特性來調整MOS size的大小: 配合所搭配的負載電容大小，來選擇適當產品效能所需的MOS W/L比率．如α=2且高速考量時，則每一級數的MOS W/L倍率就設在約2.8倍左右; 而當 18.

(30) 低功率考量時，則設在約4~5倍左右[10]．如圖2-3所示．(其中α為Cp與Cref 的比值; Cp為傳輸線的寄生電容;Cref為MOS的閘級電容). 圖 2-3 MOS size 與負載之消耗功率關係圖. (2).在Layout上的調整: 如用Share contact來降低Junction電容; 並且可以將較常被啟動的訊號線路彼此之間的距離拉遠以降低Couple電容[11]． (3).在傳輸線上插入Buffer級數: 插入較小的Gate，將較長較大的Wire線路分割成較小的區段，用以降低整個線路的電容． (4).降低Active的閘級數目: 儘量用較少閘級數目來達到相同的電路功能．並使用分段的WL設計技巧來降低BL/BLB充電放電的個數[12]; 而使用分段的BL來降低BL/BLB電容值. 19.

(31) [13]．. 2.2.2.2 降低頻率以減少SRAM動態功率消耗動態功率消耗降低頻率以減少. 操作頻率的下降固然可以降低SRAM動態功率消耗，但也相對的使產品特性降低而失去競爭力．此處所指的降低頻率是指減少不必要的動作而造成功率的無效浪費，在此可分為: (1).降低因Race condition而產生不必要的額外轉態 (transition)，進一步來降低. Glitch的產生． (2).利用Clock gating將整個SRAM Chip區隔開來[14]，如使用內部的CLK來取代外部的CLK．如此可減少一些非必要的區塊被啟動，造成功率的無效浪費．. 2.2.2.3 降低電壓以減少SRAM動態功率消耗動態功率消耗降低電壓以減少. 雖然降低電壓，因為二次方的關係，可大幅降低SRAM動態功率．然而同樣的，很可能直接影響整個SRAM的效能．在此可分為: (1).利用Multiple VDD的方法: 將SRAM依功能性加以區隔．如需要求速度快的電路，則用外界輸入的. VDD; 而對效能不要求的電路，則使用比VDD還低的電壓[15]，如此來達到節省動態功率的方法．如圖2-4(a)與圖2-4(b)所示．圖2-4(a)表SRAM Cell 的Multiple VDD設計; 而2-4(b)表周邊電路的Multiple VDD設計．. 20.

(32) 圖2-4 (a) SRAM Cell的Multiple VDD設計. 圖 2-4(b) 周邊電路的 Multiple VDD 設計. (2).使用Power區隔的方式: 即利用Sleep電晶體，將未被啟動的電路關掉，來達到節省動態功率的目的． 21.

(33) (3).DL/DLB上在讀時Small Swing[16]，而在寫時用VDD-VT與Late Write[17]:. SRAM 在 Read 時，於整個 Data path 上，在放大器可分辨的最小電壓範圍內使用較小的 swing，避免因 DL/DLB 分得太開，造成 DL/DLB 上電容無謂的充放電．(要達到 Small Swing 的方法，可利用 Tracking Cell 的設計技巧，如圖 1-7 與章節 1.3.2.5 Tracking Cell 所示．) 而當在 Write 時，則是 Full swing，而且與”0”的那一端有較強的相關．故可故意將 VDD 端降低為 VDD-VT 來降低電壓的擺幅．且使用 Late Write 的機制為當 SRAM 偵測到為 Write 時，若同時間就啟動 Write 的資料寫入的話，會產生因 Write 的狀態與 Write 的資料同時須要變化的不確定性而有 Glitch 產生，以致於有較多的功率上的浪費．故使用 Late Write 可避免此現象發生．. 2.2.2.4 降低短路電流以減少SRAM動態功率消耗動態功率消耗降低短路電流以減少. 要降低短路電流，可由兩方面來著手，一是 PMOS 和 NMOS 之間的比率; 二則是負載電容．適當調整 PMOS 與 NMOS 的比率可降低兩個 MOS 在轉態時，同時出現都偏壓在 Saturation 的時間，如此不會發生最大的短路電流．而有關於負載電容，可參考圖 2-5 所示，為短路電流與負載電容的關係圖 [18]．我們可看出當負載越大時，其因轉態所發生的短路電流會跟著變小; 而當負載越小時，其因轉態所發生的短路電流也會跟著變大．. 22.

(34) 圖 2-5 短路電流與負載電容關係圖. 2.2.2.5 利用Body 利用BodyBody-biasing biasing的設計 ing的設計. 動態VT SRAM(Dynamic threshold voltage SRAM,DTSRAM)為當Cell在不動作的情形下，利用改變Body-biasing的方式[19]，來改變SRAM Cell內的NMOS, PG 與PD之VT值，使其在不損失SRAM Cell的穩定度下，減少Isub-threshold電流值．而當Cell在操作的情況下，則恢復成正常的情況(值為0)．如圖2-6所示．而圖2-7所示，則是在SRAM不操作的情況下，使用較高的VT MOS以降低. Isub-threshold電流，而當要將SRAM動作時，利用Forward-Body-biasing的方式來降低MOS的VT值，以提高產品的操作速度．. 23.

(35) 圖 2-6 動態 VT SRAM. 圖 2-7 Forward-Body-biasing SRAM 24.

(36) Body-biasing 的設計，不僅是在待機時使用較高的 MOS VT，而且也可以在產品為讀或寫時，來產生不同的 PD 與 PG VT 值，以滿足各別的操作 Margin 來．然而此 Body-Biasing 的電壓範圍有受到相當程度的限制．如當. Forward-Body-Bias 太大的話，則會產生寄生的 Bipolar 效應而引發 Drain 與 Substrate 的電流來; 而當 Back-Body-Bias 太大的話，則會產生 GIDL/BTBT 效應的增加與 NBTI Reliability 的衰減．如圖 2-8 所反應即是[20]．. 圖 2-8 Substrate 電壓與 MOS 電流關係圖. 2.2.2.6 SRAM 陣列區塊分割. 若記憶體的容量不斷地擴大，SRAM 陣列的大小也將不斷的擴大，然而 SRAM 陣列擴大的結果，會造成兩個負面的影響，一是 Word Line 與 Bit Line 都會跟著變長，使得改變 Word Line 與 Bit Line 的電位狀態，所需要花費的時間延遲也相對的變長; 另一方面則是在功率消耗上，由於 Word Line 與 Bit Line 長度變長，使得 Word Line 與 Bit Line 25.

(37) 上的電容係數也相對地變大，根據 P=CV2，也會增加耗電量．由於記憶體 SRAM Cell 陣列面積增大所帶來的不良影響，因此發展出所謂的記憶體區塊分割 (Memory Partition) 的技術．這種技術的原理是將 Word Line 與 Bit Line 切割，利用 Row Decoder 來將 Word Line 變短，如此可減少當啟動 Word Line 時所連帶啟動的 Dummy Cell 數量，以及利用加入一些簡單的邏輯電路，讓每次存取所需要動作的. Bit Line 長度變短，進而減少 Bit Line 上的電容．然而，若將 Word Line 與 Bit Line 切得太小，則反而有因要連結各個小陣列所多出的龐大邏輯電路，不僅會有面積上的浪費，更增加了功率的損耗．經過了記憶體區塊“適當地”分割之後的記憶體陣列，除了能獲得更短的存取時間，間接讓處理器的時脈得以提升外，在功率消耗上也能有相當程度的減少．. 2.2.2.7 動態重組記憶體結構在嵌入式系統平台，由於所執行的應用程式通常較為單一，例如常見的 MP3 Player 或數位相機…等，系統所需要執行的應用程式只有單一型態，因此可以預先透過模擬器或是一些可重組邏輯的方式，來將各種可能的硬體組合執行過一遍，並且在眾多組合中挑選出執行效能與電力消耗上可以達到平衡點的組合．. References [1].Leakage reduction techniques in a 0.13um SRAM cell, Romanovsky, S.; Achyuthan, A.; Natarajan, S.; Wing Leung VLSI Design, 2004. Proceedings. 17th International Conference on Volume, Issue, 2004 Page(s): 215-221. [2].PVT-Aware Leakage Reduction for On-Die Caches With Improved Read Stability, ISSCC 2005 / SESSION 26 / STATIC MEMORY / 26.5. [3].J.P.Mckeley, “Solid State and Semiconductor Pysics”. [4].High Resolution Body Bias Techniques for Reducing the Impacts of Leakage Current and 26.

(38) Parasitic Bipolar [5].Dynamic-Vt, dual-power-supply SRAM cell using D2G-SOI for low-power SoC application, Yamaoka, M.; Osada, K.; Tsuchiya, R.; Kawahara, SOI Conference, 2004. Proceedings. 2004 IEEE International Volume, Issue, 4-7 Oct. 2004 Page(s): 109-111. [6].Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits, Roy, K.; Mukhopadhyay, S.; Mahmoodi-Meimand, H. Proceedings of the IEEE Volume 91, Issue 2, Feb 2003 Page(s): 305-327. [7].Gate Oxide Leakage Current Analysis and Reduction for VLSI Circuits, IEEE Transactions On Very Large Scale Integration (VLSI) Systems, VOL.12, No.2, 2004. [8].Low Voltage Low Power CMOS Design Techniques for Deep Submicron ICs, Liqiong Wei; Roy, K.; De, V.K. VLSI Design, 2000, Thirteenth International Conference on Volume, Issue, 2000 Page(s): 24-29. [9].A SRAM Design on 65nm CMOS Technology with Integrated Leakage Reduction Schemes, Zhang, K.; Symposium on Volume , Issue , 17-19 June 2004 Page(s): 294 – 295 [10].DIGITAL INTEGRATED CIRCUITS, A DESIGN PERSPECTIVE, JAN M. RABAEY, p250. [11].The Art of ANALOG LAYOUT, Alan Hastings, 2001. [12].A new array architecture for parallel testing in VLSI memories, Matsuda, Y.;Arimoto, K.; Tsukude, M.; Oishi, T.; Fujishima, K. International Volume, 1989 Page: 322-326. [13].Interconnect-centric array architectures for minimum SRAM access time, Bhavnagarwala, A.J.; Kosonocky, S.; Meindl, J.D. Computer Design, 2001. Page(s):400-405. [14].Power and thermal effects of SRAM vs. latch-mux design styles and clock gating choices, Yingmin Li Hempstead, M. Mauro, P. Brooks, D. Hu, Z. Skadron, K. [15].A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC under DVS Environment, IEEE, 2006. 27.

(39) [16].Wordline & Bitline Pulsing Scemes for Improving SRAM Cell Stability in Low-Vcc 65nm CMOS Designs, 2006. [17].Power-saving read/write circuit for apparatus for digital data transfer with a magnetic disk, US Patent 4816934, 1989. [18].Short-circuit dissipation of static CMOS circuitry and its impact on the design of buffer circuits, Veendrick, H.J.M. Solid-State Circuits, IEEE Journal, Volume: 19, Issue:4, page: 468-473. 1984. [19].A SRAM Core Architecture with Adaptive Cell Bias Scheme, IEEE, 2006. [20].Dynamic sleep transistor and body bias for active leakage power control of microprocessors, Solid-State Circuits, IEEE Journal, Volume: 38, Issue: 11, On Page(s): 1838-1845.. 28.

(40) 第三章負電壓寫入,Pump 正電壓讀出的 SRAM 設計. 3.1 設計概念. 若在寫的周期時，會發生寫入不成功，則加強 SRAM Cell 外面“寫”的能力，即降低 SRAM Cell 保持”1”的能力與要寫入”0”的 BL/BLB 電壓拉低(拉到比 0 伏特還低的負電壓[1])，來促使 SRAM 的寫入成功[2]．而若在讀的周期時，會發生讀不成功，則除了增加 SRAM Cell 本身對靜態雜訊抑制的能力之外，再利用提高 SRAM Cell 本身的電壓的方式，以增加讀時的電流，使其在時序速度上，不會有太多的衰減而造成讀的錯誤．此為本實驗之最原始的設計理念．也是本實驗能使 SRAM 在低壓下操作的設計技巧．. 3.2 SRAM Cell 改善. 當 SRAM 在操作時，不管是寫或讀的動作，都會將 WL 開啟，此時除了被指定的. Cell 會有寫或讀的動作外，其餘在同一條 WL 下未被指到的 Cell，也都會因 WL 被開啟而受到靜態雜訊所影響．故要改善 SRAM Cell，確保其能準確地在低壓上操作，就必須先從改善 SNM 著手，使之不會因降低了 VDD 電壓，而使得 SNM 太過糟糕而造成 SRAM. Cell 被翻轉所儲存的資料．. 3.2.1 當 SRAM Cell 沒有發生不對稱時的 SNM 值. 圖 3-1 所示為 TSMC 0.13um SRAM Cell，在不考慮 MOS 不對稱的情況下，針對不同電壓/不同溫度下所顯示的 SNM 模擬值．(虛線表示正常操作電壓 1.2v)．我們可. 29.

(41) 發現 SNM 會隨著溫度上昇與電壓下降而變差，(因溫度上升，主要使得 PD NMOS 的. VT 下降所造成; 而電壓因素已在 1.3.1.1 章節有提過)．且在電壓低到 0.5v 時，模擬就出現有問題的情形．(事實上，在 VDD=0.55v 且溫度=125C 時，其 SNM 就有問題了，為 9.46mV) 而圖 3-2 所示為本文所提出改善的 SRAM Cell，在不改變 SRAM Cell 的面積及 MOS 之大小的情況下，只將 SRAM PU PMOS 的 VT，製造成趨近”Fast”角落，藉此來提高. SNM 值．我們可發現不僅是每一個電壓的 SNM 值皆有改善，而且更能在低於 VDD=0.5v 下還能保有 SNM > 100mV．表 3-1 為其比較表，在 VDD > 1.1v 的 SNM 值，提出改善的 SRAM Cell 約改善了 10mV 的 SNM 值，換言之改善了 200mV 的 VDD，而在 VDD <. 1.1v 時，約改善了 20mV 的 SNM 值，換言之改善了 100mV 的 VDD．. SNM_25C SNM_125C SNM_-40C. SNM (mv). SNM vs VDD (TT case). 250 200 150 100 50 0 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. VDD (v). 圖 3-1 無不對稱之 TSMC 0.13um SRAM Cell SNM 模擬圖. 30.

(42) SNM_25C SNM_125C SNM_-40C. SNM (mv). SNM vs VDD (Proposed TF case). 250 200 150 100 50 0 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. VDD (v). 圖 3-2 無不對稱之 TSMC 0.13um Proposed SRAM Cell SNM 模擬圖. 表 3-1 無不對稱 SRAM 之 SNM 模擬值比較. 3.2.2 當 SRAM Cell 有發生不對稱時的 SNM 值. 在實際情況下，即使 Layout 是對稱的，但於 Silicon 上所表現的，還是會因製程因素而有 MOS 不對稱性的情形發生．當考慮 SRAM Cell 的 MOS 會有不對稱性時，如圖 3-3 所示，其會有 PU/PD/PG 的不對稱性，而 SNMvariation 被定義為如下公式(3-1)[3][4]，公式(3-1)表示此 6 個 MOS 皆有各自對 SNM 的變異關係值，故總變異量以平方相加再開根號來統計，而 5.42σ 表示含蓋了 99.9999%的變異量．其模擬結果如圖 3-4 與表 3-2 所示． 31.

(43) SNMvariation = SNMTT ± 5.42⋅ σ SNM. (3.1). σ SNM = ( Aσ ∆Vt ) 2 + (Bσ ∆Vt ) 2 + (Cσ ∆Vt ) 2 + (Dσ ∆Vt )2 + (Eσ ∆Vt )2 + (Fσ ∆Vt )2 PU1. PU 2. PG1. PG2. PD1. PD2. VDD. WL. PU1. PU2. N. WL. Nb PG2. PG1 PD1. PD2. GND. BL. PU Mismatch. PG Mismatch. PD Mismatch. BLB. 圖 3-3 不對稱 SRAM Cell. SNM_TT. SNM with variation vs VDD. SNM_TF(Proposed). 150.00. SNM (mv). 100.00 50.00 0.00 -50.00. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. -100.00 -150.00 VDD (v). 圖 3-4 TSMC 0.13um 不對稱 SRAM Cell SNM 模擬圖. 32. 1.5.

(44) SNM. VDD. SNM_TT. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. -114.77. -0.05. 20.71. 42.5. 54.33. 65.03. 74.93. 83.68. 81.73. 88.05. 87.28. 0.07. 19.85. 40.61. 52.61. 74.13. 84.93. 84.93. 93.68. 91.73. 98.05. 97.28. SNM_TF(Proposed). 表 3-2 不對稱 SRAM 之 SNM 模擬值比較. 由表 3-2 得知，當考慮有不對稱性時(如圖 3-4)，其 SNM 值約比原先無不對稱時(如圖 3-1,3-2)還低 120mV 左右．且原 SRAM Cell 在 VDD=0.6v, 0.5v 時，其 SNMvariation 的值皆為負的(此表示 SRAM 是無法正常工作的)．而所提出改善的 SRAM Cell 則可正常工作到 0.5v，改善了約 200mV．. 3.2.3 當 SRAM Cell 沒有發生不對稱時能寫成功的 Bit Line 電壓值. 當 SRAM Cell 的特性被調成偏向 SNM 那一方時，其對寫的特性必定會受到影響．故在此章節中，將對寫的特性加以探討．圖 3-5 與圖 3-6 所示為在沒有 MOS 不對稱的情形下，針對不同電壓/不同溫度下，能寫入成功的 Bit Line 電壓模擬值(WV)．(虛線表示正常操作電壓 1.2v)．我們可發現 WV 會隨著溫度下降與電壓下降而變差．這是因為當溫度上升，會使得 SRAM NMOS 的 VT 值下降，PMOS 的 VT 值反而上升，故 SRAM. Cell 儲存”1”的能力變的較弱，換言之，WM 變得較好寫．而表 3-3 為其比較表，所提出改善的 SRAM Cell 約需比原來的 SRAM Cell 再低 50mV 才能寫入成功，換言之，VDD 值差了 100mV 左右．. 33.

(45) WV_25C WV_125C WV_-40C. Write Voltage vs VDD (TT case). WV (mv). 640 440 240 40 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. VDD (v). 圖 3-5 無不對稱之原 SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖. WV_25C WV_125C WV_-40C. Write Voltage vs VDD (Proposed TF case). WV (mv). 640 440 240 40 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. VDD (v). 圖 3-6 無不對稱之 Proposed SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖. 表 3-3 無不對稱 SRAM Cell 能寫入成功的 Bit Line 電壓模擬值比較. 34.

(46) 3.2.4 當 SRAM Cell 有發生不對稱時能寫成功的 Bit Line 電壓值. 當考慮 SRAM Cell 的 MOS 會有不對稱時，則 WVvariation 被定義為如下公式(3-2)，其模擬結果如圖 3-7 與表 3-4 所示．. WVvariation = WVTT ± 5.42⋅σWV. (3.2). σWV = ( Aσ ∆Vt ) 2 + (Bσ ∆Vt ) 2 + (Cσ ∆Vt ) 2 + (Dσ ∆Vt ) 2 + (Eσ ∆Vt ) 2 + (Fσ ∆Vt ) 2 PU1. PU 2. PG1. PG2. PD1. PD2. WV_TT. Write Voltage with variation vs VDD. WV_TF(Proposed). 500.00. WV (mv). 400.00 300.00 200.00 100.00 0.00 -100.00. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. -200.00 VDD (v). 圖 3-7 不對稱之 SRAM Cell 能寫入成功的 Bit Line 電壓模擬圖. WV. VDD. WV_TT. 0.5. 0.6. 0.7. -62.40 -18.29. 30.29. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. 80.94 137.93 193.29 246.81 299.51 350.92 404.21 456.59. WV_TF(Proposed) -108.38 -62.29 -13.71 34.94 87.93 139.29 188.81 239.51 286.92 336.21 386.59 表 3-4 不對稱之 SRAM Cell 能寫入成功的 Bit Line 電壓模擬比較. 由表 3-4 我們得知，原 SRAM Cell 在 VDD=0.6v,0.5v 時，其 WVvariation 的值為負的，此表示 SRAM 無法寫入成功，故 SRAM 在寫時能正常操作的電壓最低只到 0.7v．而所提出改善的 SRAM Cell 因已改往 SNM 的方向，故其比原來的 Cell 寫的電壓值還差了. 35.

(47) 約 45mV，換言之 VDD 差了 100mV 左右(為 0.8v)，才能正常寫入的操作．故本文於 3.3 章節中引用了負電壓，來解決此寫的電壓不足問題．. 3.2.5 SRAM Cell 漏電流. 為了保有較高的 SNM 值，使其能在更低電壓下操作，故意將 SRAM Cell 的 PU. PMOS 之 VT 的電壓值調低，由 Typical 變成趨於 Fast．如此，在相同的電壓下，其在待機時的漏電流情況必會有所增加，表 3-5 所列為漏電流對不同溫度與不同電壓之比較表．我們可發現，在溫度 25C/相同的電壓值下，低電壓範圍內其漏電流約增加了 30%，而高電壓範圍內其漏電流約增加了 70%左右．. Unit: pA 25C. VDD. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. 623.45. 688.96. 760.77. CellCell-Leak_TT. 264.94. 297.84 333.29. 371.73 413.55. 459.19. 509.08. 563.66. CellCell-Leak_TF(Proposed). 303.22. 359.70 425.03. 500.58 587.87. 688.63. 804.83. 938.68 1092.65 1269.53 1472.47. Worse %. 125C. VDD. CellCell-Leak_TF(Proposed). Worse %. VDD. CellCell-Leak_TT. CellCell-Leak_TF(Proposed). Worse %. 20.77. 27.53. 34.66. 42.15. 49.97. 58.10. 66.53. 75.26. 84.27. 93.55. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. 7253.8. CellCell-Leak_TT. -40C. 14.45. 7912.5 8600.4. 9323.5 10086.9 10895.7 11754.4 12667.6 13640.1 14676.4 15781.6. 10774.1 12242.7 13869.6 15672.6 17670.9 19885.1 22337.8 25053.5 28058.9 31383.0 35057.2. 48.53. 54.73. 61.27. 68.10. 75.19. 82.50. 90.04. 97.78. 105.71. 113.83. 122.14. 0.5. 0.6. 0.7. 0.8. 0.9. 1. 1.1. 1.2. 1.3. 1.4. 1.5. 0.04. 11.16. 12.86. 4.71. 16.73. 18.94. 21.36. 24.04. 26.99. 30.27. 33.90. 12.83. 15.98. 19.80. 24.45. 30.09. 36.93. 45.22. 55.25. 67.36. 81.95. 99.50. 34547.6. 43.23. 53.98. 419.26. 79.89. 95.05. 111.69. 129.84. 149.52. 170.74. 193.51. 表 3-5 漏電流對不同溫度與不同電壓之比較表. 3.2.6 SRAM Cell 讀的電流. 36.

(48) SRAM Cell 讀的電流是影響整個 SRAM 讀的效能最重要的參數，雖 SRAM Cell 有些微調整是在 PU PMOS 上，在理論上是不會對讀的電流有太大的影響．我們還是針對此重要參數做進一步分析．如表 3-6 所示，我們可看出，確實在讀的電流上沒有太大的差異(小於 0.5%以內)．. Unit: uA. 25C. VDD. Read-Current_TT. 0.5 0.6 0.7 0.8 0.9. 1 1.1 1.2 1.3. 1.4. 1.5. 3.88 9.45 17.05 25.94 35.70 46.12 57.01 68.23 79.74 91.46 103.40. Read-Current_TF(Proposed) 3.86 9.42 17.01 25.90 35.66 46.08 56.97 68.20 79.70 91.42 103.30. Worse %. 125C. -0.41 -0.35 -0.23 -0.15 -0.11 -0.09 -0.07 -0.04 -0.05 -0.04 -0.10. VDD. Read-Current_TT. 0.5 0.6 0.7 0.8 0.9. 1 1.1 1.2 1.3. 1.4. 1.5. 5.42 10.55 17.04 24.51 32.70 41.50 50.78 60.41 70.35 80.55 90.96. Read-Current_TF(Proposed) 5.41 10.53 17.01 24.47 32.67 41.47 50.74 60.37 70.31 80.51 90.92. Worse %. -40C. Read-Current_TT. -0.29 -0.19 -0.18 -0.16 -0.09 -0.07 -0.08 -0.07 -0.06 -0.05 -0.04. VDD. 0.5 0.6 0.7 0.8 0.9. 1 1.1 1.2 1.3. 1.4. 1.5. 2.60 8.51 17.18 27.40 38.55 50.32 62.51 74.99 87.69 100.60 113.60. Read-Current_TF(Proposed) 2.58 8.46 17.13 27.35 38.50 50.28 62.47 74.95 87.66 100.50 113.60. Worse %. -0.81 -0.59 -0.29 -0.18 -0.13 -0.08 -0.06 -0.05 -0.03 -0.10. 0.00. 表 3-6 讀的電流比較表. 3.3 電壓產生器. 由圖 3-7 得知，為了確保能有效且準確的在低電壓下操作，我們需要在寫的周期 37.

(49) 時，能提供負電壓的設計．圖 3-8 為此電壓產生器的功能示意圖，我們特別設計了由. YPASS NMOS 來做切換，能夠使每一個 I/O 能分享一個負電壓產生器以節省 MOS 與面積的浪費，不僅如此，此負電壓亦將 SRAM Cell 的電壓壓低來增加寫的成功．除了能產生負電壓之外，更能產生一個比外面輸入的單一電壓源 VDD 還高的電壓值，提供給當在讀的周期時，SRAM Cell 的電壓所使用，如此可以提高在低電壓讀時的電流以增加操作上的速度．而此 Pump 的正電壓，亦可由此電壓產生器所產生，達到多功能的效果．在此先將負電壓與 Pump 的正電壓分別討論．. 圖 3-8 電壓產生器的功能示意圖. 3.3.1 負電壓產生器. 圖 3-9 與圖 3-10 為僅有負電壓的功能與其電路示意圖．其動作之真值表，則如表 38.

(50) 3-7 所示．. 圖 3-9 負電壓的功能示意圖. 圖 3-10 負電壓/Pumping 電壓的電路示意圖. 39.

(51) Truth Table. PV_Trg NV_Trg. Precharge. 1. Write. 1. W_C. R_C. PV. NV. 0. 1. 1. 0. 0. 0. 0. <0. 0. 表 3-7 負電壓的功能真值表. Pre-charge 即是一開始的初始狀態，此時 NV-Trg 與 W_C 皆為“0”，使得節點 PV 被初始成“1”，而 PV-Trg 與 R_C 皆為“1”，使得節點 NV 被初始成“0”，此時選擇 PMOS (P_PV0 ~ P_PVn)開關為“ON”，藉以節點 PV 來提供 SRAM Cell 的 VDD_Cell 電壓．而. NMOS 的開關則為“OFF”．當為寫的周期時，PV-Trg 維持為“1”，但 R_C 則由“1”轉變為“0”，使得節點 NV 處於“Floating”的狀態，如此是為了能做負電壓 Pumping 之用．而 W_C 還是維持“0”的輸入狀態．當 NV-Trg 由“0”轉變為“1”，使得節點 PV 由“1”轉變為“0”，而讓節點 NV 被從初始狀態的“0”，Pumping 成負電壓．此時，依據解碼決定是要開啟那一個 BL，再將不選擇的所有 BL 的 PMOS 開關關閉，只留下所要選擇的 BL 的 PMOS 開關維持為“ON”，使得該 BL 的 SRAM Cell 的. VDD_Cell 電壓因負電壓而往下壓，待一段時間後再將此 PMOS 開關關閉．並且由解碼，看是要寫“0”或要“1”，來決定是要打開 N_DL 或 N_DLB，再將此負電壓同時傳入 DL 或 DLB 中．經由上述動作之後，在寫的周期會使得要動作的 BL 的 SRAM Cell 的 VDD_Cell 電壓會往下掉，且也會產生寫的負電壓訊號在所要寫的 DL 或 DLB 中．. 3.3.2 Pumping 正電壓產生器. 圖 3-11 與圖 3-10 為僅有 Pump 正電壓的功能與其電路示意圖．其動作之真值表則如表 3-8 所示． 40.

(52) BL0. BLn. BLB0. BLBn. Bit Cell. Bit Cell. Bit Cell. Bit Cell. Write/Read Circuit with Pump Generator 圖 3-11 Pump 正電壓的功能示意圖. Truth Table PV_Trg NV_Trg Precharge. 1. Read. W_C. R_C. PV. NV. 0. 0. 1. 1. 0. 0. 1. 1. >1. 1. 表 3-8 Pump 正電壓的功能真值表. 同樣的，在讀的周期之前已有 Pre-charge 了，這會使得節點 PV 為“1” ，而節點 NV 為“0”．同樣的，選擇 PMOS 開關為“ON”，藉以節點 PV 來提供 VDD_Cell 的電壓．而. NMOS 的開關則為“OFF”．當讀的周期來時，NV-Trg 還是保持為“0”，但 W_C 則由“0”變成“1”，使得節點 PV 41.

(53) 處於“Floating”的狀態，如此是為了能做 Pumping 正電壓之用．而 R_C 還是保持為“1”，. PV-Trg 在 WL “ON”時，則由“1”轉態為“0”，使得節點 NV 被從初始狀態的“0”提高成“1”，促使節點 PV 被從初始狀態的“1”，Pumping 成大於輸入電壓 VDD 的正電壓．然後再解碼看是那一個 BL 要做讀的動作，而後再將其 PMOS 開關(P_PV0 ~ P_PVn) 延續，而將其他都關閉，故此大於 VDD 的正電壓得以傳入至所開啟的 BL 的 SRAM Cell 電壓節點上，以增加讀時的電流. 在 Pumping 成正電壓之前，PMOS 電容還是處於 Strong Inversion 的狀態[5]，故此. Pumping 動作發生時，還保有 PMOS 電容值在較高的位準上，而且節點 PV 端所連接的是有 16 個 PMOS 的 Junction 電容(P_PV0 ~ P_PV15, 此處 n=15)，如此亦可增加電容值進而產生較大的 Pumping 電壓．. 3.3.3 One Step PMOS 電容. 很明顯的如圖 3-10 所示，選擇了 One Step PMOS 電容的設計來達到產生負電壓與 Pump 正電壓的功能．其理由是因為產生負電壓是在 PMOS 的 Gate 端，故不管是在初始狀態還是在寫或讀時的狀態，此 PMOS 都偏壓在強反轉的區域內(Strong. Inversion)．不像在累積區(Accumulation)與空乏區(Depletion)，會因 Vgs 電壓快速的 ON/OFF 使得 Inversion Layer 無法快速的形成而導致電容值的下降．另一個原因是在 PMOS 的 P+ Implant 所形成的 Drain/Source 端與 NWELL 端，其電壓的變化會從 0v 到大於 VDD，如果是使用了 NMOS 的話，會有 PWELL 為正電壓所導致的 Forward-biased 效應，而有漏電流甚至於邏輯錯誤的情況．否則的話，又要多加上一層 Deep NWELL 光罩來將此 PWELL 包住，形成成本的浪費．. 3.4 高電壓偵測電路. 42.

(54) 為了能夠在較低電壓下操作，而有負電壓產生與 Pump 正電壓的電路設計．然而由圖 3-7 所示，當 VDD 電壓大於 1.0v 時，要能寫入成功的電壓值只要能低於 100mv 就可以了，如此表示當 VDD 電壓大於 1.0v 時，根本不需要有負電壓產生來幫助寫入的成功，亦即可將此負電壓產生的電路設計“關掉”．(當然若為了增加讀的電流則可不必將此電路“關掉”)．如此可進一步降低寫時的動態操作電流．圖 3-12 為一電壓偵測電路示意圖，來做為是否開啟負電壓電路的啟動裝置．. VDD. Reset. P1 Net1. P2. I2. Net2. P3. I1. Na. NV_En. N1. GND 圖 3-12 高電壓偵測電路在一開始時，Reset 輸入電壓為“1”，使得 PMOS P1 為“OFF”，而 NMOS N1 為. “ON”，故節點 Na 被初始為“0”，而使得輸出訊號 NV_En 為“1”．(此 NV_En =“1”表示 Default 為能產生負電壓的訊號)．此時透過較弱的反相器 I2 將此 NV_En=1 的訊號栓住．然後 Reset 輸入訊號就由“1”變成“0”，進入偵測 VDD 的動作．當 VDD 的電壓升高時，使得節點 Na 電壓相對的亦被拉高，此時雖有 I2 在做扯後腿的動作，但是因 I2 的 MOS 大小是非常小的，故使得輸出訊號 NV_En 由“1”轉變成“0”，而來 Disable 負電壓產生器． 43.

(55) PMOS P2 與 P3 的串聯決定了大部份的轉態電壓值，若所需的轉態電壓值要較高時，則可再多加 PMOS(亦可改變 MOS 的大小)，反之則減少．事實上只要在 SRAM 被 Power ON 時，才做高電壓偵測即可，並不需要每次寫的周期都做偵測．如此可降低動態操作電流，並可避免因太過負電壓而造成問題．而且此電壓偵測器可以不用太精確於一定要在某特定的電壓值做轉態，只要確保能在“較高” 的電壓下將負電壓 Disable 即可．表 3-9 為圖 3-12 的模擬值，其含蓋了不同製程 corner 與不同溫度．我們可發現在高溫下的負電壓開關偵測值比低溫時來的低，這主要是因為在高溫下，NMOS 的 VT 電壓降低的幅度與 PMOS 升高的幅度不同所致．使得節點 Na 經由 PMOS P1~P3 所偵測的 VDD 電壓值會有所飄動，且也會受到反相器 I1/I2 的轉態點的溫度效應而有所影響．所幸由圖 3-6 得知，WV 在高溫下的值是比較高的，這表示在高溫時是比較容易寫入成功的，故偵測負電壓產生器的 ON/OFF 電壓值是可以下降的．. Negative Detect Voltage. Condition. TT. 125C. 1.00v. 25C. 1.30v. -40C. 1.55v. 125C. 1.00v. FNSP 25C. -40C. 1.55v. 125C. 0.90v. SNFP 25C. FF. SS. 1.30v. 1.25v. -40C. 1.50v. 125C. 0.85v. 25C. 1.15v. -40C. 1.40v. 125C. 1.10v. 25C. 1.45v. -40C. 1.70v. 表 3-9 高電壓偵測電路電壓模擬值 44.

(56) 3.5 自動偵測寫入電壓之負電壓產生電路. 本實驗中已引用負電壓來補足寫入電壓的不足，而章節 3.4 所探討的是在針對較高輸入電壓時，所做的”OFF”設計．然在寫入周期內，何時觸發負電壓的產生也是非常重要且值得探討的．先由圖 3-13 可知其重要性．在 Case-I 中，因為無任何負電壓的設計，故 BL/BLB 最終寫入的電壓一定會高於 0v，使得寫入動作受到限制而發生寫入錯誤．而在 Case-II 中，雖有負電壓的設計，但若負電壓太早做 Pumping (因只做 One Step Pumping)，使得最終 BL/BLB 的寫入的電壓也會高於 0v 而使得寫入動作發生錯誤．故必須設計成如. Case-III 所示的圖形，在 BL/BLB 在比較低的電壓水位的條件下才做負電壓的 Pumping，此時因 BL/BLB 已經是較接近 0v 的電壓水位，然後再啟動負電壓就可真正達到 BL/BLB 為負電壓水位了．. 寫入周期 VDD 0. BL/BLB. Case-I: Without Negative Design. VDD 0. Case-II: With Negative Design. Negative Pulse BL/BLB. But Wrong. VDD. Timing. 0. Case-III: With Negative Design. BL/BLB. VDD. And Right Timing. 0. 圖 3-13 BL/BLB 上有無正確之負寫入電壓比較圖 45.